第五章 浮動開關電容式 SAR ADC 實現
4. 濾波槽電路
5.4 雙部分式浮動開關電容技術之單端 SAR ADC 架構
圖5-16 為雙部分式浮動開關電容技術之八位元單端 SAR ADC 架構，延續前 一個章節所描述之部份式浮動開關電容技術，此節將繼續提出與浮動開關電容技 術結合之電路實際應用，即雙部分式浮動開關電容技術之SAR ADC 架構，DAC
Capacitive DAC array
S
b7Logics
&
電路中共有三種不同的參考電壓，即正(positive)電位 Vref、負(negative)電位 Vgnd， 以及共模(common-mode)電位 Vcm。當信號取樣時，由 Ssample與Sreset的開關導通，
2 ref
E 0.125
= CV
2
E=0.3125CVref
2
E=0.0625CVref
2
E=0.03125CVref
2
E=0.03125CVref
2
E=0.28125CVref
2
E=0.03125CVref
(a)
(b)
圖5-19 (a) 雙部分式浮動開關電容技術之四位元單端 SAR ADC 切 換路徑(b) 其架構與 Vcm-Based 之能量對輸出數位碼比較圖
5.4.1 電路設計與模擬
表5-3 所示為晶片規格，以下將以 TSMC 0.18-μm 1P6M 製程實作所提出之 改良架構，並使電路能穩定的操作在低電壓0.9-V 以及 500-kHz 的取樣頻率，所 設定輸入信號為 1.038-kHz 的全擺幅弦波，取樣的資料點數 N 為 8192 點，經快 速傅立葉轉換後，其信號雜訊失真比為49.37-dB，如圖 5-18 為此改良架構的輸出 功率頻譜之模擬結果。其中，所提架構之平均功率消耗為1.71-μW。
表5-3 晶片規格表
Parameters Specifications Supply Voltage 0.9 V
Technology 0.18 μm 1P6M CMOS Signal Bandwidth 250 kHz
Input Frequency 1.038 kHz Clock Rate 4 MHz Sampling Rate 500 kHz Reference Voltage 0 / 0.45 / 0.9 V
SNDR 49.37 dB
Power Dissipation 1.71 μW
圖5-20 模擬輸出功率頻譜圖
圖5-19 為所提架構之單端 SAR ADC 的暫態響應模擬，當輸入信號取樣時，
DAC 的輸出端(dac_out)將重置到 Vcm作為起始電位，而在資料轉換結束時，比較
V
cmV
cmV
inV
cmV
indac_out
dac_out
dac_out
V
in圖5-21 模擬 SAR ADC 暫態響應
圖5-22 能量損耗對輸入信號分布圖
器的負端電位無論如何切換，最終將朝比較器的正端之輸入信號逼近，同樣地每
R：Reference, G：Guard Ring E：ESD Protection, NC：No Connect
5.4.2 電路佈局與實現
晶片佈局時，單端架構不像差動信號般交錯行徑，架構上也無完全對稱的情 形，但顧慮到單端架構對雜訊的抵抗能力沒有差動架構好，因此類比電路的佈局 應盡可能降低雜訊所有可能的來源，與數位電路的佈局間，需建立如前段所敘述 之防護環以隔絕雜訊路徑，避免類比與數位信號彼此經由基板耦合，且同樣給定
防護環一個乾淨與穩定的電源，防止數位信號透過電源端影響到類比電路的運 作。圖 5-21 為所提出架構之電路佈局圖，晶片整體面積為 0.903×0.903mm2，晶 片核心(core)面積為 0.291×0.226mm2。晶片腳位(PAD)的佈置與主體電路佈局雷 同，需避免類比與數位的信號透過電源腳位相互干擾，故分別給定獨立的靜電 (ESD)保護電路電源，28-pin 之測試晶片腳位配置如表 5-4 所示。
Cap.
Array
SAR Clk Gen.
S/H Comparator
圖5-23 電路佈局圖
5.4.3 晶片量測環境
本論文所提出之雙部分式浮動開關電容技術之逐次逼近式類比數位轉換器 是採用TSMC 0.18-μm 1P6M 標準製程實現，晶片的測試環境如同前章節所描述，
良好的測試環境準備如圖5-22 所描繪。相同的，本測試系統由數位電源供應器提 供一個穩定的電壓源，經由電壓調節電路產生所需的直流電源供給 DUT 使用，
在電源將進入晶片前，設置一組低通濾波槽電路來防止高頻雜訊摺疊回信號頻帶 中。測試時，可藉由信號產生器(E4438 ESG)或石英震盪器提供 ADC 一個準確的
時脈，再透過高解析度的音頻產生器(ATS-1)輸入測試信號，經 ADC 轉換的每筆 數位取樣資料再以邏輯分析儀(TLA 5201)抓取，最後儲存的數據可透過數值分析 軟體Matlab 進行快速傅立葉運算與信號還原得到所需的頻譜。另外，在 PCB 板 上的佈局應將類比及數位電源彼此隔離開，使得信號有一個乾淨的傳遞路徑，防 止雜訊耦合至晶片中。
圖5-24 晶片量測環境佈置
圖5-23 為單端輸入終端電路，結合可抑止高頻雜訊摺疊回頻帶中的低通濾波 電路與單端的直流校準器，其架構組成僅需一組直流校準以及將 SMA 外圍接 地。其中，高解析度之正弦波信號可由音頻產生器產生，供給逐次逼近式類比數 位轉換器一組低失真的單端信號源(unbalance)。於 PCB 板上接續信號源的 SMA 負責與輸入終端電路連結，使得僅會產生交流差動信號的音頻產生器可與直流位 準耦合。其中，音頻產生器的儀器內部阻抗為 600Ω，考量阻抗匹配的問題，輸 入至DUT 的周邊電路之阻抗亦設計為 600Ω，使得傳輸效率提升。
圖5-25 單端輸入終端電路
5.4.4 量測結果
圖5-24 為雙部分式浮動開關電容技術之 SAR ADC 架構的晶片顯微照相圖。
結合量測環境於印刷電路板上的配置，所提架構之測試電路製作如圖5-25 所示。
根據所提出雙部分式浮動開關電容技術之SAR ADC 架構，於 N 為 16384 點的取 樣點數、500-kHz 的取樣頻率，以及滿刻度之 0.45-V 的輸入振幅中，在 250-kHz
圖5-26 晶片顯微照相圖
的頻寬範圍，考量實際量測結果與模擬差異，預計可能衰減10-dB 後，可量測到 的peak SNDR 約為 39.37-dB。而在供應電源 0.9-V 的電壓操作下，晶片的總平均 功率消耗為1.7-μW。所提出部分式浮動開關電容技術之 SAR ADC 架構，經計算 後的品質因數FOM，其效能指標值約為 46.2-fJ/conversion-step。
Digital Input
DUT Analog
Input
Output
圖5-27 印刷電路板量測
5.5 總結
本章針對第四章所提出的浮動開關電容技術進行電路實現，藉由第四章的功 率消耗推導，證明此技術可有效的改善傳統架構能量的浪費，更進一步提升現有 架構對能量的使用效率。由本章分別提出的部分式浮動開關電容技術以及雙部分 式浮動開關電容技術，不僅能延續完整浮動開關電容技術的低耗能優勢，也可減 小由開關浮動所帶來的非理想效應的影響，完成電路的實際運作，與文獻最佳 Vcm-Based 架構之能量分布比較如圖 5-28 所描繪。其中，相較於傳統架構，分別 可節省96.11%以及 96.99%。而在 TSMC 0.18-μm 1P6M 標準製程下，供應電壓設 計0.9-V 時，差動架構與單端架構之品質因數 FOM 分別為 21.7-fJ/conversion-step 以及46.2-fJ/conversion-step。另外，表 5-5 總結所有的部分浮動開關電容技術之
圖5-28 能量分布比較圖
能量損耗，相較於傳統架構，所節省的能量百分比隨著FCS 的次數增多而增加，
完整的FCS 架構可節省 97.66%，僅一次的 FCS 架構與現今文獻比較也有較佳的 能量表現。
表5-5 數次部分浮動開關技術與傳統架構之能量損耗比較
Scheme Energy
(
CV
ref2 )Energy saving ratio to the conventional approach [19]
Conventional [19] 1363.33 0 %
V
cm-based scheme [25] 85.08 93.76 %Floating capacitor switching (FCS scheme)
1-times 53.08 96.11 % 2-times 41.08 96.99 %
3-times 36.08 97.35 %
4-times 33.83 97.52 %
5-times 32.77 97.60 %
6-times 32.26 97.63 %
7-times 32.00 97.65 %
Full 31.88 97.66 %
第六章 總結與未來展望
21.7-fJ/conversion-step。另外，在相同供應電壓 0.9-V 下，取樣頻率為 500-kHz 的 單端SAR ADC 架構，考量實際量測結果與模擬差異，預計可能衰減 10-dB 後，達到的有效位元數為6.2-bit，所消耗的功率為 1.7-μW，其對應到的效能指標 FOM 為46.2-fJ/conversion-step。而表 6-1 為所提架構與文獻之效能比較。
2
Unit fJ conversion step
= ⋅