低雜訊放大器架構

常見的CMOS 製程低雜訊放大器架構如圖3.3。

Vbias V_in

Vin

Vout V_out

Ls L^s

Lg

LL ^CL L_L ^CL

VDD V_DD

Zin

Zin

圖3.3 常見的低雜訊放大器架構(a)共閘極放大器(b)帶有退化性電 感的共源極放大器

圖3.3(a)為共閘極架構，輸入端從源級看進去阻抗為 1

m mb

g +g ， 控制gm的大小即可輕易將其匹配至50歐姆；圖3.3(b)則是利用源級退 化性電感產生輸入阻抗的實部，而輸入阻抗的虛部則是利用閘極端的 外加電感將其共振消除，詳細的運作原理於下一章節闡述。

3.2.3 源極電感性退化

選定好所需的電晶體大小以及其最小偏壓電流之後，接下來介紹 如何設計一低雜訊放大器。首先簡單地看一帶有源極退化阻抗的共源

極放大器(common-source amplifier with source degeneration)，如圖 3.4。假設 Z_gd很大可以忽略，放大器的輸入阻抗可以寫為[22]

(

¹

)

in g gs s m gs

Z =Z +Z +Z +g Z (3.5)

圖3.4 帶有源極退化阻抗的共源極放大器模型

在微波理論中，在單一頻率下，任何穩定的放大器可以在源極端 利用無損耗的被動元件(lossless passive components)使得其輸入阻抗 為實數[23]。由於低雜訊放大器通常是放在接收機的前端、天線的後 級，故需將輸入阻抗匹配至50歐姆系統。為了避免用電阻做匹配直接 提供雜訊，將式(3.5)中的 Zg、Zgs和Zs用被動元件設計，並使它們的 和為零；然而，實際上的被動元件一定有其寄生電阻，故在設計中只 能期望三者之和愈小以達到最小的額外增加雜訊。根據這個準則，放 大器的輸入阻抗可以另外寫為

min

in m gs s

Z =g Z Z +R (3.6)

其中R_min為 Z_g、Z_gs和 Z_s所提供的實數和。

由於 Z_gs實際上就是電晶體內部的 C_gs提供的阻抗，若要將輸入 阻抗匹配至50歐姆，Zs應該放一電感來消除Cgs的虛部，其值應為

gs in

s in

m T

C R

L R

g

ω

= ≈ (3.7)

從式(3.7)中可以清楚看到，若 R_in固定為50歐姆，那麼截止頻率愈高 的元件，源極電感性退化的電感值便可以減小，所佔用的晶片面積也 可以縮小。

Rs

S

RS

CGS

LS

LG

g Vm GS

ID

S

iout

圖3.5 帶有源極退化阻抗的共源極放大器小訊號模型

截止頻率高的元件除了可以幫助源極端的電感不需太大佔面積 之外，也可以有效地幫助降低雜訊。圖3.5為源極電感性退化的小訊 號模型，雜訊指數可以被分析為[24]

0 (multiresonant load)使得在不同頻率有最大的輸出阻抗。

3.3 實作，5.2 GHz LNA (CMOS 0.18um)

3.3.1 研究動機

在電路設計中，常常會遇到量測結果與模擬有所差異的情形。為 了增進以後設計的準確性，以及運用到前面所述之低雜訊放大器的設 計方法，本實驗將針對模擬、後模擬以及量測結果做比較。

3.3.2 電路設計

(1) 輸入級匹配網路

如前所述，調整電晶體的寬度以及 finger 數，使 Z_opt能夠靠近50 歐姆，同時，為了使源級退化電感值不至於太大，將電流調至20mA，

此時截止頻率為55.6 GHz，根據前述條件簡化式(3.5)，得到

( )

¹

in T s s g

gs

Z L s L L

ω

sC

= + + + (3.10)

配合希望輸入阻抗為50歐姆，算出源級退化電感為0.143 nH。為了避 免電感的內電阻提供太多熱雜訊，故在選擇電感大小時，盡量選擇在 5.2GHz 時有高 Q 值的電感。

(2) 輸出級匹配網路

為了量測考量，輸出阻抗也需將之匹配至50歐姆，故在輸出端利 用一個共振在5.2GHz 的 tank 並配合一50歐姆的電阻將 S22拉至50歐

電路，如圖3.6，其中^{Rp =Rs}

(

^1+Q2

)

^、 2

1 1

p s

L L

Q

⎛ ⎞

= ⎜ + ⎟

⎝ ⎠，故電感的Q 值如果愈高，整體的增益也會愈高。

Ls

Rs

Lp Rp

圖3.6 串聯轉並聯等效電路

圖3.7 整體 LNA 電路圖

3.3.3 晶片量測結果

Noise Figure (dB)

Frequency (GHz) Noise Figure

圖3.9 低雜訊放大器的雜訊指數量測結果

-35 -30 -25 -20 -15 -10 -5 0 5 -90

-80 -70 -60 -50 -40 -30 -20 -10 0 10 20

IIP₃=2dBm

Output Power (dBm)

Input Power (dBm) f₁

2f₁-f₂

P_1dB=-6dBm

圖3.10 低雜訊放大器的線性度量測結果

圖3.11 Die Photo

3.3.4 晶片量測結果與模擬之比較

0 1 2 3 4 5 6 7 8 9 10

Noise Figure (dB)

Frequency (GHz) Presimulation Postsimulation Measurement

圖3.15 Noise figure 比較

-35 -30 -25 -20 -15 -10 -5 0 5

Output Power (dBm)

Input Power (dBm)

f₁(measurement) 2f₁-f₂(measurement) f₁(pre-sim) 2f₁-f₂(pre-sim)

f₁(post-sim) 2f₁-f₂(post-sim)

S11為-11.77dB，而 S22由於中心頻率飄至6.2GHz，故在5.2GHz 的地 方測得其值為-10.63dB。

圖3.9為低雜訊放大器的雜訊指數。由於電路裡面所使用的電感

圖3.10為低雜訊放大器線性度的量測結果。由於低雜訊放大器的 源極端有加退化性電感，故可以看到P_1dB為-6dBm，為一具有良好線 性度的放大器；而 IIP3為2dBm，與 P1dB相差8dB，就10dB 指標來說 亦為一線性放大器。

圖3.12為 S11的模擬、後模擬以及量測結果的比較。從圖中可以 發現，中心頻率沒有什麼差別，但匹配程度愈來愈差，這是因為後模 擬將走線的電阻、電容值引進，5.2GHz 仍可視為低頻，電容值影響 不大，故中心頻率不變；但電阻使得輸入阻抗開始脫離50歐姆，所以 匹配程度變差。

圖3.13為 S22的三者比較，相較於模擬結果，後模擬的中心頻率 往低頻走，而量測的中心頻率往高頻走。這是因為後模擬是萃取 (extract)出走線的電阻、電容值，在萃取資料看到有某些地方出現較 大電容，故中心頻率被拉至低頻；而在量測方面，tank 原先設定的中 心頻率 ⁰ tan

(

tan

)

1

k k load

L C C

ω

=

+ ，但實際上輸出端的負載電容比預期 的小，所以中心頻率往高頻方向漂移。

圖3.14為 S21的三者比較，從圖中可以看到量測結果與模擬結果 相似，但增益減少6dB 左右，這是因為實際上的走線電阻以及電感的 內電阻在模擬上都被忽略，故增益有被壓低；而後模擬則是因為軟體 估算的電阻、電容值太多，所以不只增益降低，連中心頻率都往低頻 移動。

圖3.15為雜訊指數的三者比較，與前面的說法一致，量測與模擬 結果類似，後模擬的雜訊指數較高的原因也是因為軟體估算的電阻、

電容值太過。

圖3.16為線性度的三者比較，由於 pre-simulation 的增益較高，故 P_1dB較差，但 pre-simulation 和 post-simulation 的 IIP₃與P_1dB的差值都 為10dB 上下，而量測結果的差值為8dB，這可能是因為實作中的電晶 體不匹配造成線性度差異的緣故。

表 3.1 5.2GHz LNA (CMOS 0.18um ) Summary

Item Pre-Simulation Post-Simulation Measurement Center Frequency (GHz) 5.2 4.8 5.2

S21 (dB) 18.34 9.94 12.03

S11 (dB) -23.47 -17.01 -11.77

S22 (dB) -17.41 -24.15 -10.63 Noise Figure (dB) 2.19 3.97 2.21

IP1dB (dBm) -12 -7.5 -6

IIP3 (dBm) -2.5 3 2

Supply Voltage (V) 1.8 1.8 1.8

Supply Current (mA) 46.9 32.5 36.2

Power Consumption(mW) 84.42 58.5 65.16

3.4 實作，2.4/5.2 GHz Current Dual-Band LNA with Image Rejection (CMOS 0.18um)

3.4.1 研究動機

圖3.17 輸入匹配電路 (2) 輸出級匹配網路

由於想要在2.4/5.2 GHz 得到最大的增益，故在輸出的地方利用一 組串聯LC-branch 以及並聯 LC-tank 去實現共電流雙頻帶增益，而為 了量測考量，故並聯一50歐姆的電阻使其輸出匹配，如圖3.18。串聯 LC-branch 在共振時，輸出端會和 V_dd短路(shorted)在一起，故輸出阻 抗為0，意即 LC-branch 提供了一個零點(zero)在輸出端，故這個共振 頻率需設計在2.4/5.2 GHz 的中間。

虛部部分的輸出導納為

_{1 2} ²

1 2 2

1

out 1 Y sC sC

sL s L C

= + +

+ (3.12)

為了有最大的增益，令式(3.12)為零，此時可得到兩組共振頻率；若 已事先決定共振頻率為何，反推回去便可以得到 L₁C₁和 L₂C₂的乘積 值，配合適當的電感、電容值便能達到輸出匹配。

(3) 具有鏡像消除功用之 notch filter

做好一共電流低雜訊放大器之後，為了幫助整體接收機有更佳的 鏡像消除比例，在中間級放入一個notch filter，並配合電晶體做開關 來控制該在何種頻率產生零點[25]，如圖3.19。

圖3.19 Notch Filter

假定2.4GHz 和5.2GHz 互為鏡像訊號，當射頻訊號為5.2GHz 時，

M1 on，這時候 A 點看到兩個電容以及一個電感，在共振頻率

(

1 2

)

1

osc

notch notch notch

L C C

ω

=

+ 時出現一個零點，將此頻率設為2.4GHz，

則若有2.4GHz 的信號注入低雜訊放大器時則會被此濾波器濾除；同

理，當 M1 off 時，A 點看到上方電容以及電感，若設定共振頻率

2

1

osc

notch notch

L C

ω

= 為5.2GHz，一樣會被此濾波器濾除。

在此濾波器中，開關的電晶體大小選擇也很重要。在 switch-on 的時候，電晶體視為一個電阻，若電晶體愈大，turn-on 電阻值也會 較小，除了更趨近於一條導線的效應之外，也較不提供額外的雜訊；

當 switch-off 時，電晶體為一電容，電晶體愈大的話提供的電容值也 較大，若此電容值跟C_notch2比起來差不多大的話，與上方電容並聯起 來就會影響到高頻的共振頻率。故在設計此濾波器時，必須把電晶體 影響的可能性都考慮進去。

圖3.20 整體 LNA 電路圖

3.4.3 晶片模擬結果

RF Frequency (GHz)

S11

RF Frequency (GHz) S21

圖3.22 2.4GHz 的 S21

0 1 2 3 4 5 6 7 8 9 10

Noise Figure (dB)

RF Frequency (GHz)

Noise Figure

圖3.23 2.4GHz 的雜訊指數

Output Power (dBm)

Input Power (dBm)

P1dB IIP3

圖3.24 2.4GHz 的線性度

◎ RF=5.2GHz

0 1 2 3 4 5 6 7 8 9 10

-30 -25 -20 -15 -10 -5 0 5

S11 / S22 (dB)

RF Frequency (GHz)

S11 S22

圖3.25 5.2GHz 的 S11與 S22

0 1 2 3 4 5 6 7 8 9 10

-30 -20 -10 0 10 20 30

S21 (dB)

RF Frequency (GHz) S21

圖3.26 5.2GHz 的 S21

0 1 2 3 4 5 6 7 8 9 10

Noise Figure (dB)

RF Frequency (GHz) Noise Figure

圖3.27 5.2GHz 的雜訊指數

Output Power (dBm)

Input Power (dBm)

P1dB IIP3

圖3.28 5.2GHz 的線性度

3.4.5 結果與討論

本電路採用 CMOS 0.18um 製程，由於此電路是前述鏡像消除接 收機的子電路，無單獨下晶片，故無晶片照片。

圖3.21與圖3.25分別為雙頻道的 S11、S22模擬結果，此時 Vdd為 1.8V，整體電流為23.5mA。就模擬而言，S11和 S22都有在-10dB 以 下，故可以說在2.4/5.2 GH 處是匹配的。

圖3.22與圖3.26分別為雙頻道的 S21模擬結果。從圖3.22中可以看 到，當射頻訊號是2.4GHz 時，增益是16.97dB，而鏡像訊號原本應該 在5.2GHz 得到17dB 左右的增益，也因為 notch filter 的緣故被壓至 5.49dB；而圖3.26則顯示了射頻訊號為5.2GHz 時，所得增益17.17dB，

鏡像訊號則是只得到5.3dB 的增益。

圖3.23與圖3.27分別為雙頻道的雜訊指數模擬結果。當射頻訊號 為2.4GHz 而鏡像訊號為5.2GHz 時，由於增益不一樣，以及當初在選 擇電晶體的時候便是以5.2GHz 的雜訊以及增益為主，所以在2.4GHz 時得雜訊指數為3.96dB，5.2GHz 的雜訊指數為4.77dB；同理，當射 頻訊號為5.2GHz 時，雜訊指數為2.83dB，而2.4GHz 的雜訊指數則為 5.24dB。

圖3.24與圖3.28分別為雙頻道的線性度模擬結果。在2.4GHz 時，

P_1dB 為-20dBm，IIP₃為-11dBm；在5.2GHz 時，P_1dB 為-15dBm，IIP₃ 為-7dBm，可能由於增益大故線性度表現不是很好。

表3.2 2.4/5.2GHz Current Dual-band LNA With Image Rejection (CMOS 0.18um ) Summary

Item Desired Signal Image signal Center Frequency (GHz) 2.4 5.2

S21 (dB) 16.97 5.49

S11 (dB) -22.58 -19.8 S22 (dB) -15.28 -10.64 Noise Figure (dB) 3.96 4.77

IP1dB (dBm) -20 -15 IIP3 (dBm) -11 -8.5 Supply Voltage (V) 1.8

Supply Current (mA) 23.5 Power Consumption(mW) 42.3

Item Desired Signal Image signal Center Frequency (GHz) 5.2 2.4

S21 (dB) 17.17 5.3

S11 (dB) -19.28 -21.28 S22 (dB) -13.47 -9.7 Noise Figure (dB) 2.83 5.24

IP1dB (dBm) -15 -12

IIP3 (dBm) -7 -4

Supply Voltage (V) 1.8 Supply Current (mA) 23.5 Power Consumption(mW) 42.3

第四章

超寬頻正交相位

混頻器設計

4.1 前言

雖然 WLAN 所提供的無線通訊在近年內十分發達，但仍舊無法 應付像多媒體資料(如影像與語音)對於高資料傳輸率(high data rate) 的需求；因此美國聯邦通訊委員會(FCC)提出了一個新的無線傳輸架 構，稱為超寬頻(Ultra-wide band, UWB)系統[26]。

在 IEEE 802.15.3a 中，規定 UWB 系統的頻率範圍為3.1~10.6 GHz，其中每個通道(channel)的10dB 頻寬大於500MHz，且傳輸功率 必須低於-41.3dBm/Hz。

圖4.1 常見的無線通訊系統頻寬比較

現行UWB 系統中，有兩大架構彼此拉鋸著：(1) Intel 和 TI 支持 的MB-OFDM (Multiband Orthogonal Frequency Division Multiplexer) 技術，(2) Motorola 和 Freescale 所支持的 DS-UWB (Direct Sequence Ultra-wide band) 技術。但由於以往的通訊系統幾乎以使用 OFDM 系

4.2 正交相位產生器

4.2.1 傳統正交相位主要產生方式

(1)

除頻器

(Divider)[27]

D Q

D ^Q

D Q

D ^Q

CK CK

圖4.2 (a) 除二電路方塊圖 (b) D flip-flop 電路架構圖

圖4.2(a)為除二電路方塊圖，其中一個 D flip-flop 的電路架構繪在 圖4.2(b)。當 CK 為 high 時，左半部的差動對(differential pair)導通，

右半部的再生對(regenerative pair)則處於關掉的狀態，此時訊號在 D 處被取樣(sample)，輸出端得到 high；當 CK 為 low 時，左半部電路 關 掉 ， 右 半 部 電 路 導 通 ， 由 於 沒 有 訊 號 被 讀 取 ， 訊 號 被 鎖 在

右半部的再生對(regenerative pair)則處於關掉的狀態，此時訊號在 D 處被取樣(sample)，輸出端得到 high；當 CK 為 low 時，左半部電路 關 掉 ， 右 半 部 電 路 導 通 ， 由 於 沒 有 訊 號 被 讀 取 ， 訊 號 被 鎖 在

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