5.4 Backend Stage 電路架構
5.4.3 Backend Stage 電路模擬結果
0 5 10 15 20 25 30 35 40 45 50
-70 -60 -50 -40 -30 -20 -10 0
Frequency(MHz)
Power Spectral Density (dBFS/bin)
Power Spectrum
512 points FFT
Fi = 10MHz , Fs = 100MHz SFDR = 51.0dBc
SNR = 38.1dB SNDR = 37.3dB ENOB = 5.9bits
圖 5-25 Backend Stage pre-simulation 頻譜分析圖
0 5 10 15 20 25 30 35 40 45 50
Power Spectral Density (dBFS/bin)
Power Spectrum
512 points FFT
Fi = 10MHz , Fs = 100MHz SFDR = 47.3dBc
SNR = 36.4dB SNDR = 35.4dB ENOB = 5.6bits
圖 5-26 Backend Stage post-simulation 頻譜分析圖
圖 5-25、5-26 分別為 Backend Stage 電路 pre-simulation 和 post-simulation 的頻 譜分析結果。表 5-4 則為 5 個 Corner：TT、FF、SS、FS、SF 下的模擬數據。
表 5-4 Backend Stage 在各 Corner 下模擬結果數據表
pre-simulation post-simulation
Coner SFDR(dBc) SNR(dB) SNDR(dB) ENOB(bits) ENOB(bits)
TT 51.0 38.1 37.3 5.9 5.6
為了預防 Clock Feedthrough 和 Charge Injection 對電路造成的影響，我們需要
非重疊的時脈產生器（Non-overlapping Clock Generator），圖 5-27 可產生 8 組非重
圖 5-27 Non-overlapping Clock Generator 電路
5.6 整體電路 整體電路 整體電路 整體電路佈局及 佈局及 佈局及模擬結果 佈局及 模擬結果 模擬結果 模擬結果
圖 5-28 為包含靜電放電（Electrostatic Discharge，ESD）保護電路與焊墊（Pad）
的整體電路佈局（Layout）圖，總面積為 1.56*1.31mm2，電路分布位置如圖 5-29 所示。
而整體電路 pre-simulation 和 post-simulation 的頻譜分析結果則如圖 5-30、5-31 所示，可看出在未經過校正前僅有第一級 Sub_ADC 的 4 bits 輸出，因為後面的訊 號經過開迴路式架構的 MDAC，在未經校正前無法得到正確之輸出。
圖 5-28 整體電路佈局圖
S/H
Stage1 Stage2
Backend Stage PNG
Ctrl Circuit CLK Generator
圖 5-29 電路分布位置示意圖
0 5 10 15 20 25 30 35 40 45 50
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
表 5-5 為整體電路在 5 個 Corner：TT、FF、SS、FS、SF 下的模擬數據，及校 正後 behavior 的模擬結果。
表 5-5 整體電路在各 Corner 下模擬結果數據表
Without cal. pre-simulation/ post-simulation With cal.
simulation Coner SFDR(dBc) SNR(dB) SNDR(dB) ENOB(bits) ENOB(bits)
TT 35.5 33.1 29.9 4.7 / 4.6
FF 32.4 31.6 29.4 4.6 / 4.6
SS 24.8 28.4 26.8 4.3 / 4.2
FS 29.7 30.5 28.6 4.5 / 4.4
SF 27.5 29.6 27.9 4.4 / 4.4
11.5 (behavior)
第六 第六 第六
第六章 章 章 章 量測結果與分析 量測結果與分析 量測結果與分析 量測結果與分析
6.1 量測環境設定 量測環境設定 量測環境設定 量測環境設定
在待測物（Device Under Test，DUT）量測的環境設定上，類比輸入訊號由 Agilent 33250A Signal Generator 產生，再經過 TTE KC5T 的 Bandpass Filter（BPF）
以獲得良好之類比訊號輸入源，時脈則由 Agilent 81130A Clock Generator 產生，電 源供應的部分為 Agilent E3610A Power Supply 提供，而輸出訊號經過 Altera DE2-70 的 FPGA 板完成 Estimation 和 Calibration，最後由 Agilent 16702B Logical Analyzer 分析晶片的量測結果，量測環境之設定如圖 6-1 所示。
圖 6-1 量測環境設定
6.2 量測電路設計及晶片照 量測電路設計及晶片照 量測電路設計及晶片照 量測電路設計及晶片照
以下為測試板上量測電路的設計[38]，因為輸入訊號源 Agilent 33250A 為單端 輸出，所以輸入訊號源需透過 ADT1-1WT 高頻變壓器（Transformer）轉成雙端訊 號，其電路如圖 6-2 所示。而晶片內所需要的 1.8V 電壓由 ADP3339AKC-1.8 穩壓 器（Regulator）提供，如圖 6-3 所示，其中 VDDA、VDDD、VDDE 分別代表提供 晶片內類比電路、數位電路和靜電防護電路之電壓供應，區分電源供應可使電路 獲得較佳之電壓源使彼此間不受干擾。
圖 6-2 輸入訊號源電路
圖 6-3 電源供應電路
測試晶片還需要二個參考電壓+Vref、-Vref和一個 Common mode 電壓Vcm，可 由圖 6-4 的電路產生，時脈訊號和輸入訊號源電路前端所加的 49.9Ω為阻抗匹配 之用，如圖 6-5 所示，而測試晶片的輸出訊號經過 74LVC244 緩衝器（Buffer）產 生足夠的推力後輸出至 FPGA 或由 Logical Analyzer 擷取分析，如圖 6-6。
圖 6-4 參考電壓源電路
圖 6-5 時脈訊號源電路
圖 6-6 數位輸出訊號電路
圖 6-7 為打線接合（Wire Bonding）後的晶片顯微照片（Chip Micrograph）。圖 6-8 為電路測試板與 FPGA 板連接之實體照片。
圖 6-7 晶片顯微照片
圖 6-8 測試電路板實體照片
6.3 誤差校正前後之量測結果比較 誤差校正前後之量測結果比較 誤差校正前後之量測結果比較 誤差校正前後之量測結果比較
圖 6-9、6-10 分別為第二級校正參數P1、P3的收斂結果P1 =7.26、P3 = −0.423， 可藉由校正參數推出其殘值放大器轉移函式為（式 6.1），從第二級的收斂結果來 看不論是誤差量的大小或是校正參數收斂的速度，都與模擬結果預估的相近，約
10%的線性和三階非線性增益誤差，且 Estimation 電路在每 217次取樣後做一次取
平均動作的條件下，校正參數經過 LMS 演算法約可在 28次更新後達到收斂，但量 測結果中第一級的校正參數收斂結果P1=3.96、P3 = −0.779卻明顯有問題，不但誤 差量大小或校正參數收斂速度都不盡合理，下一章節將做可能的原因分析，收斂 結果如圖 6-11、6-12 所示，其殘值放大器轉移函式為（式 6.2）。
3
a x x x
G (V )=7.26V −112.4V （6.1）
3
a x x x
G (V )=3.96V −33.6V （6.2）
圖 6-13 為校正前頻譜分析結果 ENOB=4.1 bits，而圖 6-14 為校正後頻譜分析 結果 ENOB=5.3 bits，因為第一級所估測到的校正參數就有問題，而第一級又是影 響 ADC 效能最重要的關鍵，所以校正前後解析度並沒有如預期獲得大幅度的改善。
0 50 100 150 200 250 300 350 400 450 500
Estimated P1 value
2nd P1 Convergence
圖 6-9 量測第二級校正參數 P1收斂結果
Estimate P3 value
2nd P3 Convergence
圖 6-10 量測第二級校正參數 P3收斂結果
0 50 100 150 200 250 300 350 400 450 500
Estimated P1 value
1st P1 Convergence
圖 6-11 量測第一級校正參數 P1收斂結果
Estimate P3 value
1st P3 Convergence
圖 6-12 量測第一級校正參數 P3收斂結果
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Power Spectral Density (dBFS/bin)
Power Spectrum 32768 points FFT
Fi = 1MHz , Fs = 10MHz
Power Spectral Density (dBFS/bin)
Power Spectrum 32768 points FFT
Fi = 1MHz , Fs = 10MHz
6.4 量測結果分析 量測結果分析 量測結果分析 量測結果分析
模擬 Backend Stage 時預設為一理想之 6-bit ADC，雖然電路以 6-bit flash ADC 架構 實現且模擬時達到 5.9 bits，但從圖 4-4 之校正模組可發現 Backend ADC 透過 Calibration 的反函式（式 4.3）來進行三階非線性增益誤差之校正補償，而反函式 e[Dbi,k]為一非線性函式，因此若 Backend ADC 含有 Offset 時則可能造成前一級的 校正參數估測和收斂錯誤，因此我們模擬當 Backend Stage 導入 8LSB 的 Offset 時，校正參數的收斂結果如圖 6-16、6-17、6-18、6-19 所示，可發現校正參數並未收歛 至理想值且誤差甚大，同時也造成校正後頻譜分析結果不甚理想，如圖 6-20 所示。
Power Spectral Density (dBFS/bin)
Power Spectrum
Fi = 1MHz , Fs = 10MHz SFDR = 93.7dBc
SNR = 65.7dB SNDR = 65.6dB ENOB = 10.6bits
4096 points FFT
圖 6-15 Matlab 模擬量測之誤差量校正後頻譜分析結果
0 5 10 15 20 25 30 35 6.6
6.8 7 7.2 7.4 7.6 7.8 8
Cycles (x106)
Estimated P1 value
2nd P1 Convergence
圖 6-16 含有偏移誤差時 Matlab 模擬第二級校正參數 P1收斂結果
0 5 10 15 20 25 30 35
-0.7 -0.6 -0.5 -0.4 -0.3 -0.2 -0.1 0
Cycles (x106)
Estimate P3 value
2nd P3 Convergence
圖 6-17 含有偏移誤差時 Matlab 模擬第二級校正參數 P3收斂結果
0 5 10 15 20 25 30 35 6.6
6.8 7 7.2 7.4 7.6 7.8 8
Cycles (x106)
Estimated P1 value
1st P1 Convergence
圖 6-18 含有偏移誤差時 Matlab 模擬第一級校正參數 P1收斂結果
0 5 10 15 20 25 30 35
-0.7 -0.6 -0.5 -0.4 -0.3 -0.2 -0.1 0
Cycles (x106)
Estimate P3 value
1st P3 Convergence
圖 6-19 含有偏移誤差時 Matlab 模擬第一級校正參數 P3收斂結果
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5 -100
-90 -80 -70 -60 -50 -40 -30 -20 -10 0
Frequency(MHz)
Power Spectral Density (dBFS/bin)
Power Spectrum
Fi = 1MHz , Fs = 10MHz SFDR = 54.5dBc
SNR = 38.9dB SNDR = 38.5dB ENOB = 6.1bits 4096 points FFT
圖 6-20 含有偏移誤差時 Matlab 模擬校正後頻譜分析結果
第七 第七 第七
第七章 章 章 章 結論與未來發展 結論與未來發展 結論與未來發展 結論與未來發展
7.1 結論 結論 結論 結論
低功率消耗的類比數位轉換器已是重要的研究趨勢，而輔以數位校正機制使 在低功率消耗下的類比數位轉換器同時又可達到高效能之表現更是勢在必行，綜 觀近幾年關於各種架構的類比數位轉換器之文獻均是如此[39.40]，因此本論文提出 一個具備數位背景校正技術使用開迴路式殘值放大器之導管式類比數位轉換器（A Digitally Background Calibrated Pipelined ADC Using Open-Loop Residue
Amplifiers），以具備操作在高速、高解析度且具有低功率消耗的特性，模擬結果顯
示校正前 DNL=0.5/-1.0LSB、INL=16.7/-16.7LSB 而校正後 DNL=0.8/-1.0LSB、
INL=0.6/-0.6LSB 可獲得大幅改善，動態參數的表現上校正前 SFDR=54.1dBc、
SNR=46.2dB 、 SNDR=44.4dB 、 ENOB=7.1 bits ， 而 校 正 後 也 可 大 幅 提 升 至 SFDR=94.5dBc、SNR=71.0dB、SNDR=71.0dB、ENOB=11.5 bits，在不包含全數位 實現的 Estimation 和 Calibration 電路時此 ADC 功率消耗為 71.2mW，而電路實現 上我們以台積電 0.18µm Mixed-Mode RF CMOS 製程，具體實現一個數位背景校正 每秒一億次取樣十二位元使用開迴路式殘值放大器設計之導管式類比數位轉換器
（ A 12-bits 100MS/s Digitally Background Calibrated Pipelined ADC using
Open-Loop Residue Amplifier），雖然電路實現的量測結果顯示校正機制尚未完全成
功，但從模擬結果來看成功後與近幾年重要文獻相較上，本論文所提出之校正方 法將具有相當的優勢，參考表 7-1 所示。
表 7-1 Benchmark of the ADC
Sampling rate 100MS/s 75MS/s 100MS/s 100MS/s 100MS/s
Peak SNR 71.4dB 66.5dB 73.0dB 70.0dB 71.0dB
Peak SFDR -- 75.8dBc 90.0dBc 68.8dBc 94.5dBc
Peak SNDR -- 65.6dB 73.0dB 68.8dB 71.0dB
Power
consumption 224mW 284mW 250mW 130mW
71.2mW (excluding all digital circuit)
7.2 未來可改進方向之建議 未來可改進方向之建議 未來可改進方向之建議 未來可改進方向之建議
經過量測及分析結果後，有下列幾點建議提供作為未來可改進之方向：
因 為 整 體 電 路 架 構 複 雜 又 有 些 演 算 法 是 由 FPGA 實 現 ， 且因 為 運 用 到 Correlation-based 的 概 念 ， 模 擬 上 需 要 的 資 料 量 過 於 龐 大 ， 僅 能 做 Behavior-simulation 而無法進行電路的 post-simulation，故可在各級之間加入測 試電路（Design-for-Testability，DfT）單獨量測各級，在除錯（Debug）時才 能更精確掌握問題發生之原因。
設法解決當 Backend ADC 或 Sub_ADC 存在 Offset 時，可能會對後續 Estimation 和 Calibration 演算法產生的影響。
可將導入之隨機校正訊號±N , Nd 1 ± d 2的振幅縮小，則當 Sub_ADC 中的比較器 產生偏移誤差或是增益級產生增益誤差時，增加 MDAC 可容許錯誤範圍，不 過相對來說缺點是這樣會使校正參數的收斂時間拉長。
雖然此論文所提的校正方法可用在多級校正級，但設計的 12-bit Pipelined ADC 前二級均為校正級，使得架構複雜度大為提升，故初步階段可考慮僅先使用 單一級校正級，確保電路可校正成功後再往下發展。
為追求低功率消耗的設計本論文 MDAC 採用 Open-Loop 的架構設計，亦可考 慮以低開迴路增益之 Close-Loop 架構實現，再評估二種架構的功率消耗和穩 定度之表現。
圖 5-3 Bootstrapped Switch 電路中電晶體 M0的基板（Body），可藉由提供的
Deep N-well 製程技術，將基板電壓接至源極（Source）端以消除基板效應（Body
Effect），使開關具有更為線性的導通阻值進而提升整體 S/H 電路效能，圖 7-1
為消除 Body Effect 後 S/H 電路 pre-simulation 的頻譜分析結果，ENOB 可由原 來的 11.8 bits 提升至 12.5 bits。
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
文獻參考 文獻參考 文獻參考 文獻參考
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