5.3 Under Calibration Stage 電路架構
5.3.5 Multiplying DAC (MDAC)電路
φ1
φ1
φ1
φ1
φ1
φ1
φ1a
φ2
φ2
φ2
φ2
φ2
φ2
圖 5-14 Multiplying DAC (MDAC)電路
MDAC 電路以開關電容電路實現，並採用開迴路式架構如圖 5-14，其中殘值 放 大 器 使 用 源 極 退 化 之 共 源 極 組 態 （ Common-Source Stage with Source Degeneration）以達低增益、高線性度的需求。電容C1 =C2 = ⋅⋅⋅ =C19在φ1時電容一 端 統 一 接 至 輸 入 訊 號 ， 而φ2 時C1⋅⋅⋅C15 由 Sub_ADC 解 出 的 數 位 溫 度 計 碼
（Thermometer Code）決定應該接到+Vref或-Vref，C16 ⋅⋅⋅C19則由 5.3.3 章節中所提 到的控制訊號決定，值得注意的是電路為全差動式架構，圖中為簡化以單端表示 之，偏壓點由圖 5-15 之偏壓電路提供。
Vbp VDD
M1
M3 M0
M4 M2 Rs
Vbn
圖 5-15 MDAC 使用之偏壓電路
5.3.6 MDAC 電路 電路 電路模擬結果 電路 模擬結果 模擬結果 模擬結果
圖 5-16、5-17 分別為 MDAC pre-simulation 和 post-simulation 的模擬結果，可 看出在未校正和導入±Nd 1、±Nd 2的五種模式下均可得到正確預期的輸出結果。
圖 5-16 MDAC pre-simulation 模擬結果
圖 5-17 MDAC post-simulation 模擬結果
5.4 Backend Stage 電路架構 電路架構 電路架構 電路架構
Differential Difference Amplifier and Pre-amplifier using Averaging & Interpolating Comparator & SR Latch OR Array Thermometer to Binary Encoder
圖 5-18 6-bit Flash ADC 電路架構
Backend Stage 為一個 6-bit Flash ADC，其架構如圖 5-18 所示[34]，首先由差 動差值放大器（Differential Difference Amplifier，DDA）對輸入訊號和分壓電組串
（Resistor String）之分壓進行比較，再由前端放大器（Pre- amplifier）將差值訊號
進行放大，DDA 和 Pre- amplifier 共分三級，並加入 Averaging 和 Interpolating 的 技巧，以降低比較器偏移誤差和輸入端寄生電容產生的影響，後續經過 Comparator 和 SR Latch 將訊號拉至數位位準以提供後續標準元件（Standard Cell）電路操作，
包含一串 OR 邏輯閘陣列（OR Array）和數位溫度計碼轉二進位碼之編碼器
（Thermometer to Binary Encoder），以下將針對 Averaging & Interpolating 技巧、
DDA、Pre- amplifier、Comparator、SR Latch 電路和 OR Array 的作用作詳細說明。
5.4.1 Averaging & Interpolating 技術 技術 技術 技術
Differential Difference Amplifier&Pre-amplifier
圖 5-19 Averaging & Interpolating 技術
6-bit Flash ADC 至少需比較出 63 個電壓位準，也就是至少需要 63 個比較器，
如果只用一級直接串 63 個比較器，則會有很大的輸入端寄生電容影響電路效能，
Interpolating 的技巧即是逐步內插出需要比較的訊號，第一級只用 11 個 DDA 之後 經由電阻分壓內插出 19 個訊號，依序第二、三級分別使用 19 個和 35 個 Pre- amplifier 逐步放大訊號，在第三級的 35 個 Pre- amplifier 輸出一樣經過內插後即可
得到 67 個訊號，其中二端的訊號可當作 Dummy Path 取中間的 63 個訊號在後續 Comparator 和 SR Latch 進行比較，而內插的電阻亦可作為 Averaging 的技巧之用，
原本 63 個比較器之間並無關聯分別比較出 63 個訊號，因此比較器的 Offset 為主 要決定電路效能的因素，現在每個比較器間有分壓電阻連接，若選擇適當的分壓 電阻之阻值與 Dummy Path 上的阻值，則可使節點上任一點看到的等校電阻值均相 同，且當比較器有 Offset 時可將 Offset 的影響平均分散以改善對 DNL、INL 的影 響[35-37]，Averaging 和 Interpolating 的技巧如圖 5-19 所示意。
5.4.2 6-bit flash ADC 電路 電路 電路 電路
圖 5-20 Differential Difference Amplifier電路
Differential Difference Amplifier 電路如圖 5-20 所示，由二組差動輸入對 M1,2 和 M3,4 比較出輸入訊號與Vref 間的差值，其輸入、輸出之關係為（式 5.4），
Pre-amplifier 則 採 用 負 載 二 極 體 之 共 源 極 組 態 （ Common-Source Stage with
Diode-Connected Load），可獲得穩定之電壓增益並可在 M1,2的閘極和輸出端之間
加上電阻，以提高電壓增益（式 5.5），其電路如圖 5-21。
( ) ( )
( )
out m D input ref
V =g R ∆V − ∆V （5.4）
( )
v m o1,2 o3,4
A =g r || r || R （5.5）
圖 5-21 Pre-amplifier 電路
Comparator & SR Latch 電路如圖 5-22 所示，在 clk=1 時二端輸入訊號進行比 較，並透過主動式負回授（Active Negative Feedback）將訊號拉開，而在 clk=0 時 藉由 SR Latch 維持住上一個輸出 q 和 qbar。
圖 5-22 Comparator & SR Latch 電路
加入 OR Array 目的在預防 Bubble Error 的發生，理論上一組 Thermometer Code 由 Most Significant Bit（MSB）到 Least Significant Bit（LSB）的輸出，當遇到第一 個輸出為 1 後往下的比較器輸出應該都是 1，但可能受到比較器 Offset 或電路 Noise...等因素的影響，而可能在一串 1 的輸出中出現為 0 的輸出，即稱為 Bubble Error，但透過 OR Array 後可修正當發生一階 Bubble Error 時對電路造成的影響，
其示意圖如圖 5-23 所示。
圖 5-23 消除一階 Bubble error 示意圖
為簡化輸出訊號的分析與輸出訊號的個數最後我們將 Thermometer Code 轉為 Binary Code，圖 5-24 為一個 3-bit Thermometer to Binary Encoder 示意圖。
圖 5-24 3-bit Thermometer to Binary Encoder 示意圖
5.4.3 Backend Stage 電路模擬結果 電路模擬結果 電路模擬結果 電路模擬結果
0 5 10 15 20 25 30 35 40 45 50
-70 -60 -50 -40 -30 -20 -10 0
Frequency(MHz)
Power Spectral Density (dBFS/bin)
Power Spectrum
512 points FFT
Fi = 10MHz , Fs = 100MHz SFDR = 51.0dBc
SNR = 38.1dB SNDR = 37.3dB ENOB = 5.9bits
圖 5-25 Backend Stage pre-simulation 頻譜分析圖
0 5 10 15 20 25 30 35 40 45 50
Power Spectral Density (dBFS/bin)
Power Spectrum
512 points FFT
Fi = 10MHz , Fs = 100MHz SFDR = 47.3dBc
SNR = 36.4dB SNDR = 35.4dB ENOB = 5.6bits
圖 5-26 Backend Stage post-simulation 頻譜分析圖
圖 5-25、5-26 分別為 Backend Stage 電路 pre-simulation 和 post-simulation 的頻 譜分析結果。表 5-4 則為 5 個 Corner：TT、FF、SS、FS、SF 下的模擬數據。
表 5-4 Backend Stage 在各 Corner 下模擬結果數據表
pre-simulation post-simulation
Coner SFDR(dBc) SNR(dB) SNDR(dB) ENOB(bits) ENOB(bits)
TT 51.0 38.1 37.3 5.9 5.6
為了預防 Clock Feedthrough 和 Charge Injection 對電路造成的影響，我們需要
非重疊的時脈產生器（Non-overlapping Clock Generator），圖 5-27 可產生 8 組非重
圖 5-27 Non-overlapping Clock Generator 電路
5.6 整體電路 整體電路 整體電路 整體電路佈局及 佈局及 佈局及模擬結果 佈局及 模擬結果 模擬結果 模擬結果
圖 5-28 為包含靜電放電（Electrostatic Discharge，ESD）保護電路與焊墊（Pad）
的整體電路佈局（Layout）圖，總面積為 1.56*1.31mm2，電路分布位置如圖 5-29 所示。
而整體電路 pre-simulation 和 post-simulation 的頻譜分析結果則如圖 5-30、5-31 所示，可看出在未經過校正前僅有第一級 Sub_ADC 的 4 bits 輸出，因為後面的訊 號經過開迴路式架構的 MDAC，在未經校正前無法得到正確之輸出。
圖 5-28 整體電路佈局圖
S/H
Stage1 Stage2
Backend Stage PNG
Ctrl Circuit CLK Generator
圖 5-29 電路分布位置示意圖
0 5 10 15 20 25 30 35 40 45 50
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
表 5-5 為整體電路在 5 個 Corner：TT、FF、SS、FS、SF 下的模擬數據，及校 正後 behavior 的模擬結果。
表 5-5 整體電路在各 Corner 下模擬結果數據表
Without cal. pre-simulation/ post-simulation With cal.
simulation Coner SFDR(dBc) SNR(dB) SNDR(dB) ENOB(bits) ENOB(bits)
TT 35.5 33.1 29.9 4.7 / 4.6
FF 32.4 31.6 29.4 4.6 / 4.6
SS 24.8 28.4 26.8 4.3 / 4.2
FS 29.7 30.5 28.6 4.5 / 4.4
SF 27.5 29.6 27.9 4.4 / 4.4
11.5 (behavior)
第六 第六 第六
第六章 章 章 章 量測結果與分析 量測結果與分析 量測結果與分析 量測結果與分析
6.1 量測環境設定 量測環境設定 量測環境設定 量測環境設定
在待測物（Device Under Test，DUT）量測的環境設定上，類比輸入訊號由 Agilent 33250A Signal Generator 產生，再經過 TTE KC5T 的 Bandpass Filter（BPF）
以獲得良好之類比訊號輸入源，時脈則由 Agilent 81130A Clock Generator 產生，電 源供應的部分為 Agilent E3610A Power Supply 提供，而輸出訊號經過 Altera DE2-70 的 FPGA 板完成 Estimation 和 Calibration，最後由 Agilent 16702B Logical Analyzer 分析晶片的量測結果，量測環境之設定如圖 6-1 所示。
圖 6-1 量測環境設定
6.2 量測電路設計及晶片照 量測電路設計及晶片照 量測電路設計及晶片照 量測電路設計及晶片照
以下為測試板上量測電路的設計[38]，因為輸入訊號源 Agilent 33250A 為單端 輸出，所以輸入訊號源需透過 ADT1-1WT 高頻變壓器（Transformer）轉成雙端訊 號，其電路如圖 6-2 所示。而晶片內所需要的 1.8V 電壓由 ADP3339AKC-1.8 穩壓 器（Regulator）提供，如圖 6-3 所示，其中 VDDA、VDDD、VDDE 分別代表提供 晶片內類比電路、數位電路和靜電防護電路之電壓供應，區分電源供應可使電路 獲得較佳之電壓源使彼此間不受干擾。
圖 6-2 輸入訊號源電路
圖 6-3 電源供應電路
測試晶片還需要二個參考電壓+Vref、-Vref和一個 Common mode 電壓Vcm，可 由圖 6-4 的電路產生，時脈訊號和輸入訊號源電路前端所加的 49.9Ω為阻抗匹配 之用，如圖 6-5 所示，而測試晶片的輸出訊號經過 74LVC244 緩衝器（Buffer）產 生足夠的推力後輸出至 FPGA 或由 Logical Analyzer 擷取分析，如圖 6-6。
圖 6-4 參考電壓源電路
圖 6-5 時脈訊號源電路
圖 6-6 數位輸出訊號電路
圖 6-7 為打線接合（Wire Bonding）後的晶片顯微照片（Chip Micrograph）。圖 6-8 為電路測試板與 FPGA 板連接之實體照片。
圖 6-7 晶片顯微照片
圖 6-8 測試電路板實體照片
6.3 誤差校正前後之量測結果比較 誤差校正前後之量測結果比較 誤差校正前後之量測結果比較 誤差校正前後之量測結果比較
圖 6-9、6-10 分別為第二級校正參數P1、P3的收斂結果P1 =7.26、P3 = −0.423， 可藉由校正參數推出其殘值放大器轉移函式為（式 6.1），從第二級的收斂結果來 看不論是誤差量的大小或是校正參數收斂的速度，都與模擬結果預估的相近，約
10%的線性和三階非線性增益誤差，且 Estimation 電路在每 217次取樣後做一次取
平均動作的條件下，校正參數經過 LMS 演算法約可在 28次更新後達到收斂，但量 測結果中第一級的校正參數收斂結果P1=3.96、P3 = −0.779卻明顯有問題，不但誤 差量大小或校正參數收斂速度都不盡合理，下一章節將做可能的原因分析，收斂 結果如圖 6-11、6-12 所示，其殘值放大器轉移函式為（式 6.2）。
3
a x x x
G (V )=7.26V −112.4V （6.1）
3
a x x x
G (V )=3.96V −33.6V （6.2）
圖 6-13 為校正前頻譜分析結果 ENOB=4.1 bits，而圖 6-14 為校正後頻譜分析 結果 ENOB=5.3 bits，因為第一級所估測到的校正參數就有問題，而第一級又是影 響 ADC 效能最重要的關鍵，所以校正前後解析度並沒有如預期獲得大幅度的改善。
0 50 100 150 200 250 300 350 400 450 500
Estimated P1 value
2nd P1 Convergence
圖 6-9 量測第二級校正參數 P1收斂結果
Estimate P3 value
2nd P3 Convergence
圖 6-10 量測第二級校正參數 P3收斂結果
0 50 100 150 200 250 300 350 400 450 500
Estimated P1 value
1st P1 Convergence
圖 6-11 量測第一級校正參數 P1收斂結果
Estimate P3 value
1st P3 Convergence
圖 6-12 量測第一級校正參數 P3收斂結果
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Power Spectral Density (dBFS/bin)
Power Spectrum 32768 points FFT
Fi = 1MHz , Fs = 10MHz
Power Spectral Density (dBFS/bin)
Power Spectrum 32768 points FFT
Fi = 1MHz , Fs = 10MHz
6.4 量測結果分析 量測結果分析 量測結果分析 量測結果分析
模擬 Backend Stage 時預設為一理想之 6-bit ADC，雖然電路以 6-bit flash ADC 架構 實現且模擬時達到 5.9 bits，但從圖 4-4 之校正模組可發現 Backend ADC 透過 Calibration 的反函式（式 4.3）來進行三階非線性增益誤差之校正補償，而反函式 e[Dbi,k]為一非線性函式，因此若 Backend ADC 含有 Offset 時則可能造成前一級的 校正參數估測和收斂錯誤，因此我們模擬當 Backend Stage 導入 8LSB 的 Offset 時，校正參數的收斂結果如圖 6-16、6-17、6-18、6-19 所示，可發現校正參數並未收歛 至理想值且誤差甚大，同時也造成校正後頻譜分析結果不甚理想，如圖 6-20 所示。
Power Spectral Density (dBFS/bin)
Power Spectrum
Fi = 1MHz , Fs = 10MHz SFDR = 93.7dBc
SNR = 65.7dB SNDR = 65.6dB ENOB = 10.6bits
4096 points FFT
圖 6-15 Matlab 模擬量測之誤差量校正後頻譜分析結果
0 5 10 15 20 25 30 35 6.6
6.8 7 7.2 7.4 7.6 7.8 8
Cycles (x106)
Estimated P1 value
2nd P1 Convergence
圖 6-16 含有偏移誤差時 Matlab 模擬第二級校正參數 P1收斂結果
0 5 10 15 20 25 30 35
-0.7 -0.6 -0.5 -0.4 -0.3 -0.2 -0.1 0
Cycles (x106)
Estimate P3 value
2nd P3 Convergence
圖 6-17 含有偏移誤差時 Matlab 模擬第二級校正參數 P3收斂結果
0 5 10 15 20 25 30 35 6.6
6.8 7 7.2 7.4 7.6 7.8 8
Cycles (x106)
Estimated P1 value
1st P1 Convergence
圖 6-18 含有偏移誤差時 Matlab 模擬第一級校正參數 P1收斂結果
0 5 10 15 20 25 30 35
-0.7 -0.6 -0.5 -0.4 -0.3 -0.2 -0.1 0
Cycles (x106)
Estimate P3 value
1st P3 Convergence
圖 6-19 含有偏移誤差時 Matlab 模擬第一級校正參數 P3收斂結果
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5 -100
-90 -80 -70 -60 -50 -40 -30 -20 -10 0
Frequency(MHz)
Power Spectral Density (dBFS/bin)
Power Spectrum
Fi = 1MHz , Fs = 10MHz SFDR = 54.5dBc
SNR = 38.9dB SNDR = 38.5dB ENOB = 6.1bits 4096 points FFT
圖 6-20 含有偏移誤差時 Matlab 模擬校正後頻譜分析結果
第七 第七 第七
第七章 章 章 章 結論與未來發展 結論與未來發展 結論與未來發展 結論與未來發展
7.1 結論 結論 結論 結論
低功率消耗的類比數位轉換器已是重要的研究趨勢，而輔以數位校正機制使 在低功率消耗下的類比數位轉換器同時又可達到高效能之表現更是勢在必行，綜 觀近幾年關於各種架構的類比數位轉換器之文獻均是如此[39.40]，因此本論文提出 一個具備數位背景校正技術使用開迴路式殘值放大器之導管式類比數位轉換器（A Digitally Background Calibrated Pipelined ADC Using Open-Loop Residue
Amplifiers），以具備操作在高速、高解析度且具有低功率消耗的特性，模擬結果顯
示校正前 DNL=0.5/-1.0LSB、INL=16.7/-16.7LSB 而校正後 DNL=0.8/-1.0LSB、
INL=0.6/-0.6LSB 可獲得大幅改善，動態參數的表現上校正前 SFDR=54.1dBc、
SNR=46.2dB 、 SNDR=44.4dB 、 ENOB=7.1 bits ， 而 校 正 後 也 可 大 幅 提 升 至 SFDR=94.5dBc、SNR=71.0dB、SNDR=71.0dB、ENOB=11.5 bits，在不包含全數位
SNR=46.2dB 、 SNDR=44.4dB 、 ENOB=7.1 bits ， 而 校 正 後 也 可 大 幅 提 升 至 SFDR=94.5dBc、SNR=71.0dB、SNDR=71.0dB、ENOB=11.5 bits，在不包含全數位