一個具備數位背景校正技術使用開迴路式殘值放大器之導管式類比數位轉換器

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國立交通大學

電控工程研究所

碩士論文

一個具備數位背景校正技術使用開迴路式殘值放

大器之導管式類比數位轉換器

A Digitally Background Calibrated Pipelined ADC

Using Open-Loop Residue Amplifiers

研究生：何明達

指導教授：洪浩喬教授

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一個具備數位背景校正技術使用開迴路式殘值放

大器之導管式類比數位轉換器

A Digitally Background Calibrated Pipelined ADC

Using Open-Loop Residue Amplifiers

研究生：何明達 Student：Ming-Ta Ho

指導教授：洪浩喬教授 Advisor：Hao-Chiao Hong

國立交通大學電機學院

電控工程研究所

碩士論文

A Thesis

Submitted to Institute of Electrical Control Engineering

College of Electrical and Computer Engineering

National Chiao-Tung University

in Partial Fulfillment of the Requirements

for the Degree of

Master

in

Electrical Control Engineering

September 2010

Hsinchu, Taiwan, R.O.C

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一個具備數位背景校正技術使用開迴路式殘值放

大器之導管式類比數位轉換器

研究生：何明達

指導教授：洪浩喬教授

國立交通大學

電控工程研究所碩士班

摘要

如何設計一個具備高效能且高良率的類比數位轉換器一直是重要的研究課題，而在數位電路直接受惠於製程演進的利基下，利用數位校正機制使類比數位轉換器可達到操作在高速、高解析度且具有低功率消耗的特性，更是當下時勢之所趨。有鑑於此，本論文提出一個可精確估測殘值放大器線性與三階非線性增益誤差的設計，透過全數位背景式的校正機制應用在導管式類比數位轉換器上，可有效大幅改善其電路效能，我們並以台積電 0.18µm Mixed-Mode RF CMOS 製程實現一個數位背景校正每秒一億次取樣十二位元使用開迴路式殘值放大器設計之導管式類比數位轉換器，電路架構共分三級：前二級校正級為(3+1)-bit，每校正級中殘值放大器之理想增益為 8 且其 Multiplying DAC（MDAC）皆以開迴路式架構實現，因製程所產生之線性與非線性增益誤差則藉由可精確估測殘值放大器線性與三階非線性增益誤差的方法，再透過數位電路將誤差補償校正；而第三級為一個 6-bit flash ADC。

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當二級校正級均導入 10%的線性和三階非線性增益誤差時，模擬結果顯示靜態參數校正前為 DNL=0.5/-1.0LSB 、 INL=16.7/-16.7LSB ，而校正後可提升至 DNL=0.8/-1.0LSB、INL=0.6/-0.6LSB。動態參數方面在校正前 SFDR=54.1dBc、 SNR=46.2dB 、 SNDR=44.4dB 、 ENOB=7.1 bits ，而校正後可大幅提升至 SFDR=94.5dBc、SNR=71.0dB、SNDR=71.0dB、ENOB=11.5 bits 。在不包含全數位實現的 Estimation 和 Calibration 電路時此 ADC 功率消耗為 71.2mW。

而晶片量測結果校正前 ENOB=4.1 bits，校正後 ENOB=5.3 bits，導致校正結果與模擬結果有差距的原因之一為模擬時未完整考量到當每一級解出的數位碼發生偏移誤差時，對後續估測和校正機制產生的影響。因為校正的演算法為一非線性函數，當含有偏移誤差之數位碼經過校正的演算法後，將影響到估測增益誤差的精確度，進而影響電路校正的結果。

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A Digitally Background Calibrated Pipelined ADC

Using Open-Loop Residue Amplifiers

Student：Ming-Ta Ho

Advisor：Hao-Chiao Hong

Institute of Electrical Control Engineering

National Chiao-Tung University

Abstract

The design of a high performance analog-to-digital converter (ADC) with a high yield is an important research issue. An interesting approach is designing the ADCs with the aid of some kinds of digital calibration schemes. Such an approach benefits from the low-power, high-resolution, high-speed, and portability features of digital circuits, while the analog design can be much simplified by using the simplest circuits to achieve low-power, high-resolution, and high-speed as well. This thesis proposes a digital background calibration design that can accurately estimate and calibrate the linear and the 3rd-order non-linear gain errors of the residue amplifiers in the pipelined ADC.

The proposed 12-bit 100MS/s digitally background calibrated pipelined ADC using open-loop residue amplifiers was realized in TSMC 0.18µm Mixed-Mode RF CMOS technology. The pipelined ADC consists of cascaded three stages. The former two are the stages under calibration. Each of them has (3+1)-bit resolution and the nominal gains of the residue amplifiers in them are all eight. The final stage is a 6-bit flash ADC. The multiplying DACs in the stages under calibration are implemented using open-loop

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topology. By employing an estimation method that can accurately estimate the linear and the 3rd-order non-linear gain errors of the residue amplifiers and compensating these errors in the digital domain, the pipelined ADC can be calibrated to achieve a high SNDR even though the practical residue amplifiers have severe linear and non-linear gain errors due to fabrication variations.

We added 10% linear and 10% the 3rd-order non-linear gain errors to the residue amplifiers in the stages under calibration to verify the effectiveness of the calibration scheme. The simulation results show that, the DNL and the INL of the ADC without calibration are within 0.5/-1.0 LSB and 16.7/-16.7 LSB, respectively and the SFDR=54.1dBc, SNR=46.2dB, SNDR=44.4dB, ENOB=7.1 bits. After activating the calibration, the DNL and the INL of the ADC are improved to be within 0.8/-1.0 LSB and 0.6/-0.6 LSB, respectively and the SFDR=94.5dBc, SNR=71.0dB, SNDR=71.0dB, ENOB=11.5 bits. All the simulation results show that the proposed digital background calibration design can significantly improve the ADC’s performances. Furthermore, the power consumption of the ADC is 71.2mW excluding the estimation and calibration circuits.

The measurement results of the proposed 12-bit 100MS/s digitally background calibrated pipelined ADC show that the ENOB of the ADC with and without calibration are 5.3 bits and 4.1 bits, respectively. The ENOB is improved by 1.2 bits after activating the calibration. The improvement is not as much as what the simulations show. The main reason is that the calibration function used in this design is not linear. If the backend ADC has some offset, then the calibration function can not provide accurate data for the estimation block to estimate the gain errors of the residue amplifiers. It is our future work to address this issue.

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誌謝

本論文研究得以順利完成，首先我要感謝我的指導教授洪浩喬教授。從事學術研究工作是條辛苦而漫長的道路，在這期間每每遇到困難或挫折時，老師總能適時地引導我正確的方向，進而突破困境開創出新的視野，除此之外，在為人處事及生涯規劃上，老師亦不吝惜於教導、建議與分享，著實讓我獲益良多，老師的諄諄教誨我會永遠銘記於心。另外，我要特別感謝李順裕教授、黃弘一教授和張孟凡教授，能夠百忙之中撥空在我的畢業論文口試中蒞臨指導，給予我許多寶貴的意見，讓本論文研究更加完整。研究期間能夠和實驗室的學長、同學及學弟相互研討是最開心的一件事，和樂的氣氛、不吝惜的分享，營造出一個快樂的學習環境，同時在研究之餘大家一起聚餐、一起運動、一起出遊，這一切都讓我留下了最珍貴的回憶，感謝實驗室的每一位伙伴。同時，在此我也要感謝在這段期間曾加鼓勵過我的身旁好友們，你們的關心讓我時時刻刻感受的到溫暖。最後，我要感謝我最愛的家人，你們的付出，讓我的人生可以走的更為順遂，你們的支持，使我堅強並勇於面對各種挑戰，而你們的愛更是促使我不斷前進的原動力，感謝你們！我愛你們！謹以此論文獻給摯愛的諸位。何明達謹識中華民國九十九年九月新竹國立交通大學

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摘要摘要摘要 摘要 ... i Abstract...iii 誌謝誌謝誌謝 誌謝...v 目錄目錄目錄 目錄 ... vi 圖目錄圖目錄圖目錄 圖目錄 ...viii 表目錄表目錄表目錄 表目錄 ... xi 第一章第一章第一章 第一章緒論緒論緒論緒論 ... 1 1.1 研究背景與動機 ... 1 1.2 數位背景校正之目的 ... 4 1.3 論文章節組織 ... 7 第二章第二章第二章 第二章導管式類比數位轉換導管式類比數位轉換導管式類比數位轉換導管式類比數位轉換器簡介器簡介器簡介器簡介 ... 8 2.1 ADC 效能參數介紹 ... 8 2.1.1 Resolution ... 8 2.1.2 Differential Non-Linearity (DNL) ... 8

2.1.3 Integral Non-Linearity (INL)... 10

2.1.4 Signal-to-Noise Ratio (SNR) ... 10

2.1.5 Signal-to-Noise and Distortion Ratio (SNDR) ... 12

2.1.6 Effective Number of Bits (ENOB) ... 13

2.1.7 Spurious-Free Dynamic Range (SFDR) ... 13

2.2 Pipelined ADC 原理及架構 ... 14 第三章第三章第三章 第三章具數位背景校正功能之具數位背景校正功能之具數位背景校正功能之具數位背景校正功能之 Pipelined ADC 文獻文獻文獻文獻介紹介紹介紹介紹 ... 19 3.1 [Boris Murmann, JSSC 2003]... 19

3.2 [John P. Keane, TCSI 2005]... 21

3.3 [Hung-Chih Liu, JSSC 2005]... 25

3.4 [Andrea Panigada, TCSI 2006]... 27

3.5 [Anand Meruva, ISCAS 2007] ... 30

第四章第四章第四章 第四章適用於導管式類比數位轉換器之數位背景校正技術適用於導管式類比數位轉換器之數位背景校正技術適用於導管式類比數位轉換器之數位背景校正技術適用於導管式類比數位轉換器之數位背景校正技術 ... 33

4.1 Open-Loop & Close-Loop Residue Amplifier 比較... 33

4.2 具數位背景校正技術之 Pipelined ADC 架構 ... 35

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4.3.1 3rd-order Non-linear Gain Errors Cancellation 演算法 ... 37

4.3.2 Digital Error Correction (DEC)分析 ... 38

4.4 Estimation 技術 ... 42

4.4.1 Multi-Correlation Estimation (MCE)演算法分析 ... 42

4.4.2 Least Mean Square (LMS)演算法分析... 44

4.5 Matlab 模擬結果 ... 46

第五章第五章第五章 第五章類比電路實現與模擬結果類比電路實現與模擬結果類比電路實現與模擬結果類比電路實現與模擬結果 ... 52

5.1 A 12-bit 100MSample/s Pipelined ADC 電路架構... 52

5.2 Sample and Hold (S/H)電路架構... 52

5.2.1 Bootstrapped Switch 電路 ... 53

5.2.2 Folded-cascode op amp 電路 ... 54

5.2.3 S/H 電路模擬結果 ... 57

5.3 Under Calibration Stage 電路架構... 58

5.3.1 Sub_ADC 電路... 58

5.3.2 Sub_ADC 電路模擬結果... 58

5.3.3 Dynamic Element Matching (DEM)技術... 60

5.3.4 Pseudo-random Number Generator (PNG)電路... 61

5.3.5 Multiplying DAC (MDAC)電路 ... 62

5.3.6 MDAC 電路模擬結果 ... 63

5.4 Backend Stage 電路架構... 64

5.4.1 Averaging & Interpolating 技術 ... 65

5.4.2 6-bit flash ADC 電路 ... 66

5.4.3 Backend Stage 電路模擬結果... 69

5.5 8-Phase Non-overlapping Clock Generator 電路 ... 70

5.6 整體電路佈局及模擬結果 ... 71 第六章第六章第六章 第六章量測結果與分析量測結果與分析量測結果與分析量測結果與分析 ... 75 6.1 量測環境設定 ... 75 6.2 量測電路設計及晶片照 ... 76 6.3 誤差校正前後之量測結果比較 ... 79 6.4 量測結果分析 ... 83 第七章第七章第七章 第七章結論與未來發展結論與未來發展結論與未來發展結論與未來發展 ... 87 7.1 結論 ... 87 7.2 未來可改進方向之建議 ... 88 文獻參考文獻參考文獻參考 文獻參考 ... 90

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圖目錄

圖 1-1 類比/數位訊號轉換介面示意圖 ... 1

圖 1-2 Recent ADC Performance Needs for Important Product Classes ... 2

圖 1-3 不同架構 ADC 的適用範圍... 3 圖 1-4 CMOS 製程技術的演進... 5 圖 2-1 ADC 轉移曲線示意圖... 9 圖 2-2 ADC 之差分非線性誤差(DNL)示意圖... 9 圖 2-3 ADC 之累積非線性誤差(INL)示意圖 ... 10 圖 2-4 量化雜訊之機率密度函數分布圖 ... 11 圖 2-5 假雜訊頻譜示意圖 ... 13 圖 2-6 導管式類比數位轉換器原理說明 ... 14 圖 2-7 一般導管式類比數位轉換器架構圖 ... 15 圖 2-8 (a)比較器產生偏移誤差 (b)增益級產生增益誤差 ... 16 圖 2-9 1.5-bit/stage 轉移曲線及數位錯誤修正 ... 17 圖 2-10 以開關電容電路實現之 1.5-bit/stage 電路架構 ... 18 圖 3-1 Boris Murmann 所提出之校正方式... 19 圖 3-2 二種 MODE 下的轉移曲線 ... 20 圖 3-3 線性和非線性增益誤差所造成轉移曲線的變化 ... 20 圖 3-4 以計數器量測獲得增益誤差的資訊 ... 21 圖 3-5 導管式類比數位轉換器單級架構圖 ... 21 圖 3-6 導管式類比數位轉換器單級架構之等效模組化 ... 22 圖 3-7 導管式類比數位轉換器包含三階非線性增益誤差之等效模組化 ... 23 圖 3-8 導管式類比數位轉換器校正級架構圖 ... 25 圖 3-9 導管式類比數位轉換器校正級轉移曲線 ... 25 圖 3-10 以 SC 電路實現校正級之電路架構 ... 26 圖 3-11 取得轉移曲線高度的數位背景校正法 ... 27 圖 3-12 Andrea Panigada 所提出之校正方式... 28 圖 3-13 含有高階非線性增益誤差時估測誤差量方法之修正 ... 29 圖 3-14 模組化含線性與非線性增益誤差之導管式類比數位轉換器單級架構 ... 30 圖 4-1 以 SC 電路實現之閉迴路式增益級 ... 33 圖 4-2 以 SC 電路實現之開迴路式增益級 ... 34 圖 4-3 具數位背景校正技術之 Pipelined ADC 架構... 35 圖 4-4 單一校正級模組化 ... 36 圖 4-5 Calibration 技術 ... 37 圖 4-6 使用傳統 DEC 方式之(3+1)-bit/stage 轉移曲線 ... 38

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圖 4-7 轉移曲線偏移使下一級輸入訊號超過可處理範圍 ... 38 圖 4-8 未導入隨機校正訊號時之轉移曲線 ... 39 圖 4-9 導入隨機校正訊號-Nd1時之轉移曲線... 40 圖 4-10 導入隨機校正訊號+Nd1時之轉移曲線... 40 圖 4-11 導入隨機校正訊號-Nd2時之轉移曲線... 41 圖 4-12 導入隨機校正訊號+Nd2時之轉移曲線... 41 圖 4-13 Estimation 技術... 42 圖 4-14 LMS Loop ... 44 圖 4-15 Matlab 模擬校正前 DNL... 47 圖 4-16 Matlab 模擬校正前 INL ... 47 圖 4-17 Matlab 模擬校正後 DNL... 48 圖 4-18 Matlab 模擬校正後 INL ... 48 圖 4-19 Matlab 模擬校正前頻譜分析... 49 圖 4-20 Matlab 模擬校正後頻譜分析... 49 圖 4-21 Matlab 模擬第一級校正參數 P1收斂結果... 50 圖 4-22 Matlab 模擬第一級校正參數 P3收斂結果... 50 圖 4-23 Matlab 模擬第二級校正參數 P1收斂結果... 51 圖 4-24 Matlab 模擬第二級校正參數 P3收斂結果... 51 圖 5-1 校正級類比電路實現部份 ... 52 圖 5-2 S/H 電路架構... 53 圖 5-3 Bootstrapped Switch 電路... 53 圖 5-4 Folded-cascode op amp 電路 ... 54 圖 5-5 Op amp 使用之偏壓電路 ... 55 圖 5-6 CMFB 電路 ... 55

圖 5-7 Op amp 在各 Corner 下 post-simulation 模擬結果 ... 55

圖 5-8 S/H pre-simulation 頻譜分析圖... 57

圖 5-9 S/H post-simulation 頻譜分析圖 ... 57

圖 5-10 Sub_ADC pre-simulation 頻譜分析圖 ... 59

圖 5-11 Sub_ADC post-simulation 頻譜分析圖... 59

圖 5-12 Dynamic Element Matching (DEM)技術 ... 61

圖 5-13 31-bit Linear-Feedback Shift Registers (LFSR)... 62

圖 5-14 Multiplying DAC (MDAC)電路... 62

圖 5-15 MDAC 使用之偏壓電路 ... 63

圖 5-16 MDAC pre-simulation 模擬結果... 63

圖 5-17 MDAC post-simulation 模擬結果 ... 64

圖 5-18 6-bit Flash ADC 電路架構... 64

圖 5-19 Averaging & Interpolating 技術... 65

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圖 5-21 Pre-amplifier 電路... 67

圖 5-22 Comparator & SR Latch 電路... 68

圖 5-23 消除一階 Bubble error 示意圖... 68

圖 5-24 3-bit Thermometer to Binary Encoder 示意圖... 69

圖 5-25 Backend Stage pre-simulation 頻譜分析圖 ... 69

圖 5-26 Backend Stage post-simulation 頻譜分析圖 ... 70

圖 5-27 Non-overlapping Clock Generator 電路 ... 71

圖 5-28 整體電路佈局圖 ... 72 圖 5-29 電路分布位置示意圖 ... 72 圖 5-30 整體電路 pre-simulation 頻譜分析圖... 73 圖 5-31 整體電路 post-simulation 頻譜分析圖 ... 73 圖 6-1 量測環境設定 ... 75 圖 6-2 輸入訊號源電路 ... 76 圖 6-3 電源供應電路 ... 76 圖 6-4 參考電壓源電路 ... 77 圖 6-5 時脈訊號源電路 ... 77 圖 6-6 數位輸出訊號電路 ... 77 圖 6-7 晶片顯微照片 ... 78 圖 6-8 測試電路板實體照片 ... 78 圖 6-9 量測第二級校正參數 P1收斂結果... 80 圖 6-10 量測第二級校正參數 P3收斂結果... 80 圖 6-11 量測第一級校正參數 P1收斂結果 ... 81 圖 6-12 量測第一級校正參數 P3收斂結果... 81 圖 6-13 量測校正前頻譜分析結果 ... 82 圖 6-14 量測校正後頻譜分析結果 ... 82 圖 6-15 Matlab 模擬量測之誤差量校正後頻譜分析結果... 83 圖 6-16 含有偏移誤差時 Matlab 模擬第二級校正參數 P1收斂結果... 84 圖 6-17 含有偏移誤差時 Matlab 模擬第二級校正參數 P3收斂結果... 84 圖 6-18 含有偏移誤差時 Matlab 模擬第一級校正參數 P1收斂結果... 85 圖 6-19 含有偏移誤差時 Matlab 模擬第一級校正參數 P3收斂結果... 85 圖 6-20 含有偏移誤差時 Matlab 模擬校正後頻譜分析結果... 86

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表目錄

表 1-1 類比數位轉換器種類 ... 4 表 5-1 Op amp 在各 Corner 下模擬結果數據表 ... 56 表 5-2 S/H 在各 Corner 下模擬結果數據表... 58 表 5-3 Sub_ADC 在各 Corner 下模擬結果數據表 ... 60

表 5-4 Backend Stage 在各 Corner 下模擬結果數據表 ... 70

表 5-5 整體電路在各 Corner 下模擬結果數據表 ... 74

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第一章

第一章緒論

緒論

1.1 研究背景與動機

研究背景與動機

在數位時代來臨下「數位化」的電子產品逐漸取代了傳統的電子產品，如：數位相機、數位電視…等，且功能更是日益強大，因此現在數位產品幾乎佔據了大半的市場，成為科技產品中的主流，主要的原因便是因為數位訊號處理（Digital Signal Processing，DSP）的能力相當強大，不但可以處理得更快速且能夠儲存的容量也更大。但自然界中能夠為人類所接受的訊號卻都是類比訊號，諸如影像、聲音、溫度、壓力...等，為了發展出人類和電子產品的溝通橋樑，且訊號都能夠以數位形式處理保有數位電路的優點，就必須擁有類比與數位訊號的轉換介面，而類比轉數位與數位轉類比介面中最重要的便是類比數位轉換器（ Analog to Digital Converter，ADC）與數位類比轉換器（Digital to Analog Converter，DAC），其訊號處理過程如圖 1-1 所示。相較於數位電路對雜訊及半導體製程變異敏感度較低的特性而言，當類比電路受到雜訊干擾時則影響相當嚴重，因此設計一個高速、高解析度且低功率消耗的資料轉換器將是類比電路設計的重要挑戰。

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每一項數位產品或技術依據應用上的不同所需要類比數位轉換器的規格也不盡相同，像是音頻訊號的處理雖然是操作在低頻，但卻需要高解析度的類比數位轉換器；而高速通訊傳輸介面，如：通用序列匯流排（Universal Serial Bus，USB）、序列 ATA 傳輸技術（Serial Advanced Technology Attachment，SATA）...等，所需要的通常是可以操作在每秒十億次取樣（Giga Hertz，GHz）以上的超高速類比數位轉換器。圖 1-2 顯示了近年來市場主流的各種數位產品或技術所需要類比數位轉換器的對應規格[1]。

圖 1-2 Recent ADC Performance Needs for Important Product Classes

市面上商用規格的類比數位轉換器中最常見的架構包含有：快閃式類比數位轉換器（Flash A/D Converter）、導管式類比數位轉換器（Pipelined A/D Converter）、連續近似式類比數位轉換器（ Successive Approximation Register ， SAR A/D Converter）、Σ△類比數位轉換器（Sigma-Delta A/D Converter）…等，但不論哪一種架構在操作速度和解析度上總是難以兼具，像是快閃式類比數位轉換器可以操作在非常高速，近年來所發表的論文已達到 GHz 的速度[2,3]，但 Flash ADC 在解

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析度上卻很少超過 6 位元（Bits）以上；而Σ△類比數位轉換器則是利用超取樣（Over Sampling）和雜訊移頻（Noise Shaping）的技術，所以具有高解析度的特性，可以達到 16 bits 以上[4,5]，但因為超取樣的關係可操作的訊號頻寬通常不高，因此相當適合音頻系統上的應用；Pipelined ADC 則恰好介於其中，具有中高速、中高解析度的特性，一般常見的應用在 8-12 bits、10-200MHz 之間[6,7]；另一個近年來廣為研究發展的架構則是 SAR ADC，因為其架構具有低功率消耗的特色[8,9]，在生醫系統上的應用也相當受到矚目。圖 1-3 顯示了上述四種類比數位轉換器架構各自不同的適用範圍，除了上述四種架構外依然還有許多不同架構的類比數位轉換器，但同樣的依據其架構特性各自會有較適合的應用範圍，如果簡單分類的話可以如表 1-1 所示[10]，也就是說當為了某一產品或技術的應用上需要設計一個類比數位轉換器時，第一步選擇一個適合的架構是相當重要的考量。圖 1-3 不同架構 ADC 的適用範圍

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表 1-1 類比數位轉換器種類 Low-to-Medium Speed, High Accuracy Medium Speed, Medium Accuracy High Speed, Low-to-Medium Accuracy Integrating Oversampling Successive approximation Algorithmic Flash Two-step Interpolating Folding Pipelined Time-interleaved

1.2 數位背景校正之目的

數位背景校正之目的

可攜式電子產品，如：筆記型電腦、行動電話、PDA、MP3 Player ...等，在生活中已是不可或缺的必需品，且人們對可攜式電子產品的效能要求也越來越高，尤其功率消耗的部份成為可攜式電子產品中最重要的效能指標。而自從 1947 年發展出第一顆電晶體後半導體時代正式來臨，促進了電子產業快速且蓬勃的發展，人類的生活也有了重大的改變，隨後 CMOS（Complementary Metal-Oxide-Semiconductor）製程技術的演進如圖 1-4 [11]，使單晶片下電晶體的集積數目一直可以遵循著莫爾定律（Moore’s Law），約每 18 個月單晶片下電晶體的集積數目就有 2 倍的成長，在 2000 年時更因為曝光顯影技術的重大突破得以進入「奈米的時代」，隨著製程技術的進步可攜式電子產品體積變得更小、重量更輕、效能也越高，其中直接受惠的便是數位電路的發展，不但電晶體的操作頻率 f_T因

為通道長度（Gate Channel Length）的縮小而提升（式 1.1）外，隨著供應電壓的

下降功率消耗也顯著的大幅減少（式 1.2）。然而在單晶片系統的整合（System On a

Chip，SOC）中卻可發現類比數位轉換器的功率消耗，相對於整個晶片而言比例卻越來越高甚至超過 50％以上，顯然製程技術的進步對類比電路而言並沒有帶來更好的效能尤其是在功率消耗上。

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ov T 2

1 V

f

2 L

µ

π

⋅

≅

（1.1） µ：通道中載子的遷移率、L：通道長度、V_ov：電晶體之過驅動電壓 2

1 Power

C

f

V

2 = × × ×

（1.2） C：負載電容、 f ：操作頻率、V ：供應電壓圖 1-4 CMOS 製程技術的演進類比電路中最基本的元件就是放大器，放大器常用來做取樣、放大或比較訊號的功能，包括運算放大器（Operational Amplifier）、前端放大器（Pre-amplifier）和比較器（Comparator）…等，在先進製程下類比電路設計遇到的第一個難題就是供應電壓下降使輸出擺幅（Output Swing）受到限制，而在放大器電路中因為擺幅受限使得不能再以疊接組態（Cascode Stage）的方式來增加放大器增益（Gain），若採用串接多級增益級（Multi-stage）的架構來增加增益又會面臨到穩定度（Stability）的問題，因此很難達到高增益的需求。在 CMOS 製程中電晶體的內在

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增益（Intrinsic Gain）為（式 1.3），當製程進步時通道長度縮小使得輸出阻抗（r_o）跟著變小，轉導（gm）也因為過驅動電壓（Overdrive Voltage）的縮小而降低（式 1.4），因此先進製程下gm r× _o的值反而變小，這也就是為什麼製程技術的進步對類比電路而言在功率消耗上並沒有帶來更好的效能。 o

Gain=gm r

×

（1.3） gm：轉導（Transconductance）、r_o：元件輸出阻抗

(

)

ox gs th

W

gm= C

V

L

µ

−

（1.4） ox C µ ：製程參數、W L：元件寬長比、Vgs −Vth：過驅動電壓其中V_gs為閘極源極的電壓差，V_th為電晶體導通之臨界電壓要有效解決類比電路在先進製程下所面臨的難題，唯有發展不同於以往的電路架構，尤其是如果能以數位電路取代類比電路的功能，或是能降低類比電路的效能而以數位電路校正（Digital Calibration）取代，則在先進製程下才有機會達到高速、低功率消耗的效能優勢。因此近年來具有數位校正功能的類比數位轉換器受到廣泛地注意與研究，而校正方式可分為前景式校正（Foreground Calibration）和背景式校正（Background Calibration）二種，Foreground Calibration 的方法無法在類比數位轉換器正常工作時同時進行，必須在類比數位轉換器正常操作前先行完成校正的動作，而當電路受溫度、供應電壓或外在環境因素...等變異時則必須重新做一次校正，但在許多實際應用上並不允許中斷類比數位轉換器的方式做校正。而 Background Calibration 的方法則沒有上述之問題，因此本論文研究實現了一個使用嶄新的數位背景校正方法校正之導管式類比數位轉換器，且這個校正方法可適用於使用開迴路式殘值放大器設計之導管式類比數位轉換器，進而達到低功率消耗的目的以符合現今市場之所需。

(20)

1.3 論文章節組織

論文章節組織

本論文共分為七章，各章節簡介如下：第二章：介紹類比數位轉換器的各項效能參數及導管式類比數位轉換器的基本原理與架構。第三章：回顧近年所發表具有數位背景校正功能之導管式類比數位轉換器的論文文獻。第四章：提出一個嶄新具有數位背景校正功能之導管式類比數位轉換器的架構，包含校正（Calibration）誤差和估測（Estimation）誤差的方法及演算法分析，並以 Matlab 軟體驗證模擬結果。第五章：實現一個數位背景校正每秒一億次取樣十二位元使用開迴路式殘值

放大器設計之導管式類比數位轉換器（A 12-bit 100MS/s Digitally Background Calibrated Pipelined ADC using Open-Loop Residue Amplifier），包含各電路架構介紹、模擬結果以及電路佈局（Layout）。

第六章：晶片量測的環境設定與量測電路之設計，以及量測結果的分析。

(21)

第二章

第二章導管式類比數位轉換器簡介

導管式類比數位轉換器簡介

2.1 ADC 效能參數介紹

效能參數介紹

本章節將針對各種評定類比數位轉換器效能之參數做說明，包含屬於靜態參數（Static Parameters）的：解析度（Resolution）、差分非線性誤差（Differential Non-Linearity，DNL）、累積非線性誤差（Integral Non-Linearity，INL）；以及動態參數（Dynamic Parameters）的：訊號對雜訊比（Signal-to-Noise Ratio，SNR）、訊號對雜訊及失真比（Signal-to-Noise and Distortion Ratio，SNDR）、有效位元數（Effective Number of Bits，ENOB）、無假訊號動態範圍（Spurious-Free Dynamic Range，SFDR）。

2.1.1 Resolution

解析度（Resolution），一個 N-bit 解析度的類比數位轉換器代表的是其可輸入

訊號範圍V_ref能夠分成 N

2 個數位位準（Level）來表示，因此我們定義類比轉數位

訊號的一個最小步階（Least Significant Bit，LSB）為 1 N

2 ，在此須特別注意到 LSB 的表示方式為正規化（Normalized）後的結果所以是沒有單位的，而相鄰數位位準所對應之類比訊號的電壓差為V_LSB（式 2.1），單位則為伏特（Voltage）。 ref N LSB V V 2 = （2.1）

2.1.2 Differential Non-Linearity (DNL)

差分非線性誤差（Differential Non-Linearity，DNL），一個理想的類比數位轉

(22)

換器相鄰數位位準所對應之類比訊號的電壓差應該都要相同，但實際上卻不是這麼理想，圖 2-1 顯示一個 3-bit 類比數位轉換器的轉移曲線（Transfer Curve），實線代表理想的轉移曲線；虛線則表示轉移曲線可能發生的真實情況，而 DNL 說明了當每個相鄰數位位準所對應之類比訊號的電壓差不等於一個V_LSB時的誤差資訊，可以用（式 2.2）及圖 2-2 表示。

( )

(

actual

(

)

actual

( )

)

LSB

(

)

LSB V j 1 V j V DNL j LSB V + − − = （2.2） 000 001 010 011 100 101 110 111 0 1/8 1/4 3/8 1/2 5/8 3/4 7/8

Analog Input (Vref)

0.5 VLSB

1 VLSB

1.5 VLSB

2 VLSB

0.5 VLSB

ideal transfer curve

actual

transfer curve

圖 2-1 ADC 轉移曲線示意圖

(23)

2.1.3 Integral Non-Linearity (INL)

2.1.4 Signal-to-Noise Ratio (SNR)

訊號對雜訊比（Signal-to-Noise Ratio，SNR），代表的是訊號功率與雜訊（Noise）功率之比值，通常以分貝（decibel，dB）來表示如（式 2.5），雜訊除了電路本身及環境所產生之外還包含有：量化雜訊（Quantization Noise）、熱雜訊（Thermal

(24)

Noise）、閃爍雜訊（Flicker Noise）...等，但計算 SNR 時雜訊並不包含訊號各倍頻上的諧波失真（Harmonic Distortion）。

( )

signal 10 noise P SNR 10 log dB P   = ⋅     （2.5）而縱使是一個理想的類比數位轉換器也還是會有量化雜訊，這是因為使用了有限解析度來量化類比訊號的關係，當類比數位轉換器的輸入訊號為一快速變動的訊號時，我們從統計的角度來看量化雜訊V_Q ，則V_Q 將具有白色雜訊（White Noise）的特性，在 VLSB 2

± 間為一均勻分布的隨機變數（Uniform Distribution Random

Variable），其機率密度函數（Probability Density Function） fQ

( )

x 如圖 2-4 所示。

(

( )

)

(

( )

)

2

(

( )

)

3 1 2 3

y t =a Acos ωt +a Acos ωt +a Acos ωt +⋅⋅⋅

(

( )

)

( )

3 2 3 2 1 a A a A

a A cos t 1 cos 2 t 3 cos t cos 3 t

2 4

ω ω ω ω

(26)

2.1.6 Effective Number of Bits (ENOB)

有效位元數（Effective Number of Bits，ENOB）可以反映出類比數位轉換器實際具有多少有效位元的解析度，我們知道當輸入一弦波訊號時類比數位轉換器可得到的最大 SNR 值（式 2.8），因此以包含所有雜訊和諧波失真定義的 SNDR 取代（式 2.8）的 SNRmax，則可定義出類比數位轉換器實際具有的解析度能力即有效位元數，如（式 2.10）。

( )

SNDR 1.76 ENOB bits 6.02 − = （2.10）

2.1.7 Spurious-Free Dynamic Range (SFDR)

無假訊號動態範圍（Spurious-Free Dynamic Range，SFDR）定義為訊號對最大的假訊號（Spurious）功率之比值，通常以 dBc（in dB with respect to carrier）來表示如（式 2.11），假訊號指的是頻譜（Power Spectrum）上除了訊號外帶有高功率的突刺，造成突刺的原因很多可能是電路本身的問題亦有可能是環境因素而產生，但一般來說通常會是電路非線性諧波失真所造成，如圖 2-5 所示。 0 5 10 15 20 25 30 35 40 45 50 -120 -100 -80 -60 -40 -20 0 Frequency(MHz) P o w e r S p e c tr a l D e n s it y ( d B F S /b in ) Power Spectrum 圖 2-5 假雜訊頻譜示意圖

(27)

(

)

signal 10 spurious ,max P SFDR 10 log dBc P   = ⋅ _ _   （2.11）

2.2 Pipelined ADC 原理及架構

原理及架構

發展出導管式類比數位轉換器的基本想法是希望藉由串接多級低解析度的類比數位轉換器電路架構，再透過合併每一級的輸出最後達到一個具有高解析度的類比數位轉換器電路架構，我們先以一個生活常例來做說明：容量相同的量杯中具有小刻度的量杯在量測水量時必然比大刻度的量杯來的精確，但能否多次利用大刻度的量杯而能達到小刻度量杯量測的精確度呢？答案是可以的如圖 2-6，但必須在幾個條件成立下才能成功，下列步驟將一一說明。 Total volume: 1 c.c Have 16 scales Accurate at 1/16 c.c How to measure to achieve accurate at 1/16 c.c or more? Total volume: 1 c.c Have 4 scales Accurate at 1/4 c.c (11/16 c.c) 2 scales (2/4 c.c) residue (3/16 c.c) (12/16 c.c) 3 scales (3/4 c.c)

Ex:

Result: (2/4) c.c + (3/4)c.c / 4 = (11/16) c.c(accurate at 1/16 c.c) 圖 2-6 導管式類比數位轉換器原理說明步驟 1：將待量測水量倒入大刻度量杯中到可完全填滿的刻度位置，此步驟的重點是反映出最多能完全填滿的刻度。步驟 2：將原來水量減去上個步驟大刻度量杯中的水量，當然這剩餘的水量必定不足以填滿大刻度量杯的一個刻度。

(28)

步驟 3：將剩餘的水量放大至大刻度量杯所擁有刻度的倍數，此例中大刻度量杯有 4 個刻度所以是放大 4 倍，這個步驟的重點自然是放大倍率的準確度了，後續回到第一個步驟開始重新依序進行。圖 2-7 是一般導管式類比數位轉換器的架構和單一級輸出對輸入訊號之轉移曲線[12]，一般導管式類比數位轉換器架構的每一級包含子類比數位轉換器（Sub_ADC）、子數位類比轉換器（Sub_DAC）、減法器（Subtraction）和殘值放大器（Residue Amplifier），而子數位類比轉換器、減法器和殘值放大器可以用開關

電容電路（Switch Capacitor Circuit，SC Circuit）結合，稱為 Multiplying DAC （MDAC），因為開關電容電路已具備取樣保持（Sample and Hold，S/H）電路的功能，因此電路實現上只有第一級前面需要再加一個取樣保持電路。

圖 2-7 一般導管式類比數位轉換器架構圖

Sub_ADC 如同步驟 1 先對訊號做粗略解析度的轉換，可得到一低位元數的數

位訊號 Di-bit，再透過 Sub_DAC 還原回類比訊號後與原來訊號相減，如同步驟 2

(29)

殘值放大器放大₂Di 倍，即步驟 3 之後繼續交由下一級重複上述步驟。從原理的分析中可以知道殘值放大器的精確度和線性度（Linearity）將是影響整體效能的關鍵，也因此 MDAC 通常採用閉迴路式（Close-Loop）架構作為增益級以提供精確且線性的放大倍率，但 Close-Loop 提供精確且線性放大倍率的前提是需要有一個相當高開迴路增益的放大器，因此成為功率消耗最大的元件，在第四章中將會對閉迴路式架構和開迴路式（Open-Loop）架構的差異作詳細之說明。 Vin Vref -Vref Vres 00 01 10 11 Vref

-Vref -1/2Vref 0 1/2Vref

0 Vin Vref -Vref Vres 00 01 10 11 Vref

-Vref -1/2Vref 0 1/2Vref

0

(a) Comparator offset (b) Gain error

actual ideal

圖 2-8 (a)比較器產生偏移誤差 (b)增益級產生增益誤差

在圖 2-7 的架構中還有一個數位錯誤修正（Digital Error Correction，DEC）電路尚未介紹，需要有 DEC 的原因是因為電路的實現上並不像我們想像的這麼理想，從上述中可以知道導管式類比數位轉換的每一級輸入訊號範圍應該都要相同，但是當 Sub_ADC 中的比較器（Comparator）產生偏移誤差（Offset Error）或是增益級產生增益誤差（Gain Error）時，如圖 2-8 所示，則輸出訊號也就是下一

(30)

的放大倍率減半，並將轉移曲線的特性向右偏移1 _V_LSB 2 ，向右偏移1₂VLSB的目的是為了後續數位錯誤修正電路的方便，從改變後轉移曲線的特性可以發現數位錯誤修正的方法只需要將前後級數位輸出的一個位元疊加起來即可完成錯誤修正，以 2-bit/stage 為例（轉移曲線為圖中細實線），原本每級應該有{00,01,10,11}四個位準的數位輸出，但改變後的轉移曲線特性只剩下{00,01,10}三個位準的數位輸出，經過數位錯誤修正的疊加後每一級提供 1-bit 的有效位元，因此稱為 1.5-bit/stage 架構（轉移曲線為圖中粗實線），如圖 2-9 所示[13]。 Vref -Vref Vres 00 01 11 Vref -Vref 1/4Vref -1/4Vref 0 0 -1/2Vref 1/2Vref 01 10 10 00 +1 00 +0 01 +0 01 +1 10 +0 10 +1 Vin Uncorrected codes Correction bit Corrected codes

Stage 1 0 0

Stage 2 1 0

Stage 3 0 1

Stage 4 0 0

Stage 5 1 1

(32)

第三章

第三章具數位背景校正功能之

具數位背景校正功能之

具數位背景校正功能之 Pipelined

具數位背景校正功能之

ADC 文獻

文獻

文獻介紹

文獻

介紹

3.1 [Boris Murmann, JSSC 2003]

此篇 [15] 及其相關論文 [16] 使用開迴路式殘值放大器實現一個 12-bit 75MSample/s 之導管式類比數位轉換器，其校正方式如圖 3-1，如果能成功預測校正參數P₁、P₃的值，如（式 3.1）則P₁將可校正殘值放大器之線性增益誤差而P₃可 利用反函式 e（Db）（式 3.2）校正殘值放大器之三階非線性增益誤差。 1 1

P

=

a

， 3 3 3 1

a

P

a

=

（3.1） 1 b b b 3 3 D 1 1 e( D ) D 2 cos cos 3 p 3 3 1 2 27 p π −       −    ≅ − _ + _ __ −  _ _      （3.2）圖 3-1 Boris Murmann 所提出之校正方式

(33)

尋找誤差資訊的方法是在 Sub_DAC 前端加入一個訊號 MODE＝R* LSB/2，其中 R 為隨機訊號（Random Sequences）R∈ − +{ 1, 1 }，使R= − +{ 1, 1 }時形成二種不同的轉移曲線，如圖 3-2 所示。但因為殘值放大器含有線性和非線性增益誤差因此實際上轉移曲線的變化如圖 3-3，則可從測量轉移曲線的距離獲得殘值放大器線性與非線性增益誤差的資訊。圖 3-2 二種 MODE 下的轉移曲線圖 3-3 線性和非線性增益誤差所造成轉移曲線的變化測量轉移曲線距離 h1,2 的方式是利用累積分布函數（Cumulative Distribution Function，CDF）的概念，以計數器（Counter）量測在固定輸入點下 Db的分布情形，因為 R 為隨機訊號所以找出計數器計數最接近的即可獲得轉移曲線距離 h1,2。

(34)

方法是放一個計數器記錄 R＝-1 時轉移曲線的 CDF，而在 R＝+1 以計數器陣列記錄找出與 R＝-1 的計數器最接近的計數值則可得到增益誤差量，如圖 3-4。圖 3-4 以計數器量測獲得增益誤差的資訊但此方法的缺點是只有輸入訊號為隨機訊號時才具備這樣的特性，但現實應用上輸入訊號不可能皆為隨機訊號，另外計數器陣列的分布範圍有限，當誤差量越大使 Db的分布越廣時，則需要大量增加計數器個數才能成功獲得誤差資訊，但如此一來將付出高成本的代價。

3.2 [John P. Keane, TCSI 2005]

(35)

圖 3-6 導管式類比數位轉換器單級架構之等效模組化

此篇論文[17] 提出一個數位演算法並藉由模擬結果驗證可校正導管式類比數位轉換器增益級的線性和三階非線性增益誤差。將圖 3-5 導管式類比數位轉換器的單級架構模組化如圖 3-6，若 Backend Stage（即圖中 ADBE）為理想時可得：

0 m 1 m D=y ( 1 e ) D e+ − （3.3）其中 1 1 m 1 m m e m ∧ − = ，（m∧₁為估測m₁之值，m₁ =1 / G₁），也就是當e_m =0時可得到理想輸出D=y₀，為了達到此目的作者在 Sub_DAC（即圖中 DASC）的輸入 D1 中加入一個隨機訊號R∈ − +{ 1, 1 }使D₁ =D1+ ∆R D₁，其中D1 =( 1 / 2 )( D₁₊+D )₁₋ ， 1 1 1 D ( 1 / 2 ) D₊ D₋ ∆ = − ，（D1+，D1-分別代表引入 D1的隨機訊號為+1 或-1），將 D1 代入（式 3.3）中可得： 1 0 m m 1 m D=y ( 1 e ) D e+ − − ∆R D e 定義z= −D D1則E[ Rz ]= −∆D e_{1 m}可獲得線性增益誤差資訊e_m，再透過（式 3.4）使預測值m∧₁逼近m₁達到預測並校正增益級之線性增益誤差。

(36)

1 1 m m [ k ] m [ k 1] µ R[ k 1] z[ k 1] ∧ ∧ = − + − − （3.4）圖 3-7 導管式類比數位轉換器包含三階非線性增益誤差之等效模組化三階非線性增益誤差之估測及校正方法為模組化導管式類比數位轉換器單級架構如圖 3-7 所示，若 Backend Stage 為理想時可得： 3 1 1 0 m 1 m 1 BE D=y ( 1 e ) D e+ − +m ( b∧ ∧ −b )D （3.5）其中 3 BE 1 0 1 1 BE D =G ( y −D ) b D− ，而b₁ ∧ 為估測b₁之值，即三階非線性增益誤差量，若假設 3 3 3 BE 1 0 1 D ≈G ( y −D ) ，(表示非線性增益誤差甚小) 時（式 3.5）可表示為： 3 3 1 1 0 m 1 m 1 1 0 1 D≈y ( 1 e ) D e+ − +m G ( b∧ ∧ −b )( y −D ) 同樣在 Sub_DAC 的輸入 D1 中加入一個隨機訊號 R∈ − +{ 1, 1 } 使 1 1 1 D =D + ∆R D 並定義z= −D D1則： 3 2 3 2 m b 1 b 1 m 1 b 1 b z=Y( 1 e ) Y e+ + +3Y( D ) e∆ − ∆R D e − ∆R( D ) e −R3 D Y e∆

(37)

其中 Y =( y₀ −D )1 ， e_b G m ( b₁3 1 1 b )₁ ∧ ∧ = − 若計算 Rz 和 2 Y 的共變異數（Covariance），如下分析： 2 2 2 2 2 ( Rz )Y b 1 Y Y K E[( Rz )Y ] E[ Rz ] E[ Y ] 3e D K = − = − ∆ 2 2 Y Y K 表示 2 Y 的變異數（Variance）則由上述結果可獲得非線性增益誤差資訊 b e ，但Y =( y₀−D )1 與輸入訊號y₀有關無法在正常的操作模式下得知，因此再假設D≈y₀（表示線性和非線性增益誤差都甚小）時，改以計算Rz和 2 z 的共變異數 2 (Rz)z K 並於計算過程中忽略e_m、e_b之高次項，以近似式表示來獲得非線性增益誤差資訊e_b，如下分析： 2 2 2 ( Rz )z 2 2 K E[( Rz )z ] E[ Rz ] E[ z ] 3E[( Rz )Y ] E[ Rz ] E[ Y ] = − ≈ − 定義 2 2 B=E[( Rz )z ]−3E[ Rz ] E[ z ]則 2 2 2 2 b 1 Y Y

B≈3E[( Rz )Y ]−3E[ Rz ] E[Y ]= − ∆9e D K 可獲得非線性增益誤差資訊e_b，如

同線性增益誤差分析再透過（式 3.6）使預測值b∧₁逼近b₁達到預測並校正增益級之三階非線性增益誤差。 1 1 b est b [ n 1]∧ + =b [ n ]∧ +µ B [ n ] （3.6）其中 3 2 est B E[ Rz ] 3 E[ Rz ] E[ z ] ∧ ∧ ∧ = − ，（ est N k 1 est 1 E[ x ] x[ k ] N ∧ = =

∑

，N_est代表每取樣到一定數量後再更新一次b₁ ∧ ）。

(38)

經過上述分析，可看出所提出之演算法必須在假設誤差量很小且諸多近似條件下才會成立，因此無法真正達到精確估測增益級之線性與三階非線性增益誤差量，另外估測非線性增益誤差之演算法與輸入訊號變異數有關（K_{Y Y}2 2），因此當輸入為直流訊號時，非線性增益誤差的預測將無法收歛。

3.3 [Hung-Chih Liu, JSSC 2005]

此篇[18]及其相關論文[19.20]所提出的背景式數位校正方法，是透過不斷監測轉移曲線來對數位輸出進行校正。而校正對象為電容的不匹配（ Capacitor Mismatch）與殘值放大器有限開迴路增益而造成的線性增益誤差。圖 3-8 導管式類比數位轉換器校正級架構圖圖 3-9 導管式類比數位轉換器校正級轉移曲線

(39)

3 1r n 3 1v nTs 3 3v1 nTs 3 3v1 nTs 3 3v1 nTs α ≅α + α + α + α （其中T 為取樣週期）_s ，可以看到受忽略之高次項會在輸出被多減掉因而造成誤差。

(42)

所以若要假設這些誤差影響不大的話，前提是增益級具有很小的非線性增益誤差，而在這樣的假設下提出之校正方法的可校正範圍就會受限，即增益級的非線性增益誤差越大時此校正機制是無法得到正確的結果。圖 3-13 含有高階非線性增益誤差時估測誤差量方法之修正另外，此篇所提出的估測方法，當增益級帶有越多不同階次的非線性增益誤差時，其估測機制需做如圖 3-13 之修正，因為增益級越高階的非線性增益誤差係數會影響到越低階的非線性增益誤差係數之估測結果。舉例若增益級具有一、三、五階之非線性增益誤差，透過上述的估測方式，五階的係數可透過一樣的方式估測得到，但一階與三階之係數則會帶有高階係數之影響，如下列所示： 5 4 1 2 1 2 2 3 2 1 2 1 1 5 2 1 2 3 3 ] ] [ 5 ] [ 130 241 [ ] ] [ 3 13 [ ] ] [ 10 30 [ α α α γ α α γ > < + > < + + > < + + = > < + + = n e n e A A n e A n e A ADC ADC ADC ADC （圖 3-13 中η₂收斂至<e2_ADC₁[n]>：Sub_ADC 量化誤差平方的平均值；η₄收斂至 > <e_ADC4 ₁[n] ：Sub-ADC量化誤差四次方的平均值）。因此，尚需經過一個矩陣M(η₂,η₄)將這些不必要的部份消除掉，而當增益級

(43)

的非線性增益誤差階數越多時，這個矩陣也會跟著越來越大。           − − − + + + − − − = 1 0 0 10 30 1 0 5 30 90 390 241 3 13 1 ) , ( 2 2 4 2 2 2 4 6 4 2 2 4 2 η η η η η η η A A A A A M 圖3-13中α_m′ =M(η₂,η₄)γ 會收斂至α_m，其中           =           = 3 2 1 3 2 1 , γ γ γ γ α α α αm 。

3.5 [Anand Meruva, ISCAS 2007]

此篇[24]及其相關論文[25.26]結合部分[17]和[21]的方法，提出一個藉由輸入多組隨機訊號之和的方式來估測並校正導管式類比數位轉換器增益級的線性和高階非線性增益誤差，再透過模擬結果驗證其可行性。以校正線性和三階非線性誤差

為例，模組化導管式類比數位轉換器單級架構如圖3-14所示，可得：

(44)

3 i sum i i y r p ( ) b ( p ) m − ∆ = − 3 i i i sum y ( p b p )m r ∧ ∧ ∧ ∧ ∧ = + + ∆ 其中m_i、b_i分別代表增益級的線性和非線性增益誤差，m_i ∧ 、b_i ∧ 為其估測值，r_sum 是三組隨機訊號之和r_sum = + +r₁ r₂ r₃，r_1~3∈ − +{ 1, 1 }之隨機訊號，∆_i為一常數確保額外加入r_sum之輸出不會超出下一級輸入的操作範圍，當 Backend Stage 為理想時可得： 3 i m m i sum b y∧ = y( 1 e ) e+ − ∆ r +m e p∧ ∧ 其中 i i m i m m e m ∧ − = ，e_b bi b_i ∧ = − （即當e_m = =e_b 0時可得到y∧ 之理想輸出y∧ =y），當要估測線性增益誤差時可透過（式 3.7）獲得線性增益誤差資訊e_m，再透過（式 3.8）使預測值m_i ∧ 逼近m_i達到預測並校正增益級之線性增益誤差，方法與[17]相似。 1 i m E[ y r ]∧ = −∆e （3.7） i+1 i m 1 m m µ r y ∧ ∧ ∧ = + （3.8）三階非線性增益誤差的估測和 [17] 一樣，假設非線性增益誤差甚小 3 3 3 i i sum p ( 1 / m )( y r ) ∧ = − ∆ 時可得： 3 3 m m i sum i i b i sum y∧ = y( 1 e ) e+ − ∆ r +( m / m )e ( y∧ − ∆ r ) 透過（式 3.9、式 3.10）可獲得非線性增益誤差資訊e_b並使預測值b_i ∧ 逼近b_i達到預測並校正增益級之非線性增益誤差。

(45)

3 1 2 3 i i b i E[ y r r r ] 6( m / m )e ∧ ∧ = − ∆ （3.9） i+1 i b 1 2 3 b∧ = +b∧ µ E[ y r r r ]∧ （3.10）然而上述分析過程中可以發現二個問題，一是所提演算法的推導過程只有在非線性增益誤差很小的時候才會成立，另一個問題就是非線性增益誤差的估測（式 3.9）中含有m_i ∧ 項，表示非線性增益誤差的估測會與線性增益誤差估測的結果有關而影響到估測之精確度。

(46)

第四

第四章

章

章適用於導管式類比數位轉換器之數

適用於導管式類比數位轉換器之數

位背景校正技術

4.1 Open-Loop & Close-Loop Residue Amplifier 比較

(48)

4.2 具數位背景校正技術之

具數位背景校正技術之

具數位背景校正技術之 Pipelined ADC 架構

架構

圖 4-3 為本論文預計實現一個 12-bit 具有數位背景校正技術之導管式類比數位轉換器的架構圖，共分為三級：前二級校正級為(3+1)-bit，校正級中殘值放大器之理想增益為 8 且 MDAC 將以開迴路式架構實現，因製程所產生之線性與非線性增益誤差則藉由可精確估測增益級線性與三階非線性增益誤差的方法，再透過數位電路將誤差校正，而第三級 Backend Stage 則提供 6-bit 有效解析度位元，使整體電路具備操作在高速、高解析度且具有低功率消耗的特性。

訊號 Vin經過取樣保持電路後，Stage 1,2 為上述中一般導管式類比數位轉換器

的每一級，包含 Sub_ADC 和 MDAC 電路，而校正級中另外三個電路分別為：

Pseudo-random Calibration Sequence Generator (PCSG)：提供不同振幅之隨機校

正訊號

{

±N , N_{d 1} ± _{d 2}

}

，且 d 1 d 2 N N = = , 2 ∆4 ∆表示每一校正級 Sub_ADC 之 LSB。 Estimation：精確且快速估測殘值放大器之線性與三階非線性增益誤差。 Calibration：將獲取的誤差量作補償校正。 Stage 1 Estimation Calibration Stage 2 Estimation Calibration Vin Dout D1 D2 S/H PCSG Backend Stage

Under cal. Stage,1

4 4 6 12 Db2,k 9 4 2 PCSG 4 2 Db1,k 圖 4-3 具數位背景校正技術之 Pipelined ADC 架構

(49)

簡化單一級校正模組如圖 4-4 所示，當殘值放大器使用全差動電路（Fully Differential）實現時可忽略偶次項諧波失真（Even Harmonic Distortion），因此殘值放大器的轉移函式以一、三階多項式表示。

在 PCSG 中包含二個電路，分別為：

Pseudo-random Number Generator (PNG)：提供隨機訊號R∈ − +{ 1, 1 }。

Dynamic Element Matching (DEM)：使隨機校正訊號可精確達到 d 1 d 2 N N = 2 降低不匹配（Mismatch）時可能產生的問題。圖 4-4 單一校正級模組化

4.3 Calibration 技術

技術

Calibration 技術主要包含二個部份： 3rd-order Non-linear Gain Errors Cancellation 演算法和 Digital Error Correction（DEC），如圖 4-5。因為在電路中額

(50)

外引進了隨機校正訊號±N , N_{d 1} ± _{d 2}，因此這邊提出的 DEC 方法與第二章介紹的傳統方法將有所差異。

圖 4-5 Calibration 技術

4.3.1 3rd-order Non-linear Gain Errors Cancellation 演算法

演算法

校正三階非線性增益誤差的方法參照[15]，使用反函式（式 4.3）將誤差量消除，利用這個方法的原因是若能夠精確取得校正參數（Calibration Parameter）P₁、 3 P，則相較於其他文獻來說，這樣的校正方法可容許當電路產生較嚴重的三階非線性增益誤差，其校正參數的理想值為 2 3 ref 3 3 3,optima 1 a V P P a × = = 時可完成三階非線性增益誤差的校正補償，而線性增益誤差的校正補償是當P₁=P_1,optima =a₁時完成。 1 bi ,k bi ,k 3 3 D 1 1 e D 2 cos cos 3 p 3 3 1 2 27 p π −       −    ≅ +     _ _ ₋ __  _ _      （4.3）

一個具備數位背景校正技術使用開迴路式殘值放大器之導管式類比數位轉換器

國立交通大學

電控工程研究所

碩士論文

一個具備數位背景校正技術使用開迴路式殘值放

大器之導管式類比數位轉換器

A Digitally Background Calibrated Pipelined ADC

Using Open-Loop Residue Amplifiers

研 究 生：何明達

指導教授：洪浩喬 教授

一個具備數位背景校正技術使用開迴路式殘值放

大器之導管式類比數位轉換器

A Digitally Background Calibrated Pipelined ADC

Using Open-Loop Residue Amplifiers

研 究 生：何明達 Student：Ming-Ta Ho

指導教授：洪浩喬 教授 Advisor：Hao-Chiao Hong

國立交通大學 電機學院

電控工程研究所

碩士論文

A Thesis

Submitted to Institute of Electrical Control Engineering

College of Electrical and Computer Engineering

National Chiao-Tung University

in Partial Fulfillment of the Requirements

for the Degree of

Master

in

Electrical Control Engineering

September 2010

Hsinchu, Taiwan, R.O.C

一個具備數位背景校正技術使用開迴路式殘值放

大器之導管式類比數位轉換器

研 究 生：何明達

指導教授：洪浩喬 教授

國立交通大學

電控工程研究所碩士班

摘要

摘要

摘要

摘要

A Digitally Background Calibrated Pipelined ADC

Using Open-Loop Residue Amplifiers

Student：Ming-Ta Ho

Advisor：Hao-Chiao Hong

Institute of Electrical Control Engineering

National Chiao-Tung University

Abstract

誌謝

誌謝

誌謝

誌謝

目錄

目錄

目錄

目錄

圖目錄

圖目錄

圖目錄

圖目錄

表目錄

表目錄

表目錄

表目錄

第一章

第一章

第一章

第一章 緒論

緒論

緒論

緒論

1.1 研究背景與動機

研究背景與動機

研究背景與動機

研究背景與動機

1.2 數位背景校正之目的

數位背景校正之目的

數位背景校正之目的

數位背景校正之目的

1

V

研究生：何明達

指導教授：洪浩喬教授

研究生：何明達 Student：Ming-Ta Ho

指導教授：洪浩喬教授 Advisor：Hao-Chiao Hong

國立交通大學電機學院

研究生：何明達

指導教授：洪浩喬教授

第一章緒論

第二章導管式類比數位轉換器簡介

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