整體電路架構如圖 4-3、4-4 所示，在此章節將介紹電路實現之架構與模擬結 果，包含：S/H 電路、校正級電路和 Backend Stage 電路，其中校正級裡的 Calibration 電路和 Estimation 電路由全數位方式實現，因此後續電路介紹時校正級電路僅針對 圖 5-1 架構作說明。
圖 5-1 校正級類比電路實現部份
5.2 Sample and Hold (S/H)電路 電路 電路 電路架構 架構 架構 架構
圖 5-2 為取樣保持電路，採用 Flip-Around 架構，其回授係數（Feedback Factor）
β ≈1，相較於一般 Charge-Redistribution 的架構，優點有[29.30]：
較低的kT
C雜訊。
因放大器增益誤差所導致的失真較小。
在操作速度考量上，放大器僅需一半的單增益頻寬（Unity-Gain Bandwidth）
即可達到相同的頻寬要求，也就是具有低功率消耗的特性。
φ1
φ1
φ1
φ1
φ1
φ1
φ2
φ2
圖 5-2 S/H 電路架構
5.2.1 Bootstrapped Switch 電路 電路 電路 電路
圖 5-3 Bootstrapped Switch 電路 Bootstrapped
Switch
連接輸入端的開關因為受輸入訊號變動影響甚大，為了使開關具有線性導通 阻值的特性以達到高解析度的要求，所以使用 Bootstrapped Switch 架構，如圖 5-3 所示[22]，當時脈訊號 clk=1 時 M1、M2、M5電晶體導通其餘電晶體關閉，使電容 二端跨壓為 VDD，而時脈訊號 clk=0 時 M0、M3、M4電晶體導通其餘電晶體關閉，
訊號經由 Vin端傳送至 Vout端，此時縱然訊號在 Vin端有變化，但電晶體 M0的閘 極源極電壓Vgs仍維持 VDD的跨壓不變，也就是開關的導通阻值為一定值不受訊號 的改變而改變。
5.2.2 Folded-cascode op amp 電路 電路 電路 電路
運算放大器電路使用 Folded-cascode 架構，以容許 S/H 電路有較大的共模輸入 範圍（Input Common-mode Range），並以全差動式電路實現如圖 5-4，而運算放大 器電路所需要的偏壓（Bias）由圖 5-5 的偏壓電路提供。
圖 5-4 Folded-cascode op amp 電路
圖 5-5 Op amp 使用之偏壓電路
因為電路容易受到製程變異的影響，使運算放大器輸出點 Vout+、Vout-電壓飄 移，所以需要共模回授（Common Mode Feedback，CMFB）電路來調節輸出點工 作電壓，共模回授電路如圖 5-6 所示，當輸出點偏離參考電壓 Vcm時，其壓差會經 由 M0-M5二組差動對產生偏差電流，再透過 M6回授到運算放大器 M9、M10，使 輸出點的共模位準回到 Vcm。
圖 5-6 CMFB 電路
訊號在經過 S/H 電路之後才由後續各級依序將類比訊號轉為數位碼，因此欲 設計一個 12-bit ADC 其前端 S/H 電路也必須達到 12-bit 以上的精確度，而從（式 4.1）中我們可以知道放大器 open-loop gain 的大小決定了 S/H 轉移函式的精確度，
為了達到 12-bit 以上的精確度可以推出放大器 open-loop gain 須達到 70dB 以上，
另外 unity-gain bandwidth 在經驗上也必須有 5 倍左右的 ADC 頻寬。圖 5-7 為 op amp 在 TT、SS、FF、SF 和 FS Corner 下 post-simulation 的模擬結果，而表 5-1 為其模 擬結果的詳細數據。
圖 5-7 Op amp 在各 Corner 下 post-simulation 模擬結果
表 5-1 Op amp 在各 Corner 下模擬結果數據表
TT SS FF SF FS
Open-Loop Gain 73.3 dB 73.1 dB 69.1 dB 71.3 dB 70.7 dB
Phase Margin 61.7∘ 61.5∘ 62.1∘ 61.0∘ 62.7∘
Unity-Gain
Bandwidth 481.0 MHz 452.8 MHz 513.6 MHz 479.1 MHz 483.3 MHz
5.2.3 S/H 電路 電路 電路模擬結果 電路 模擬結果 模擬結果 模擬結果
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
表 5-2 為 S/H 電路在 5 個 Corner：TT、FF、SS、FS、SF 下的模擬數據。
表 5-2 S/H 在各 Corner 下模擬結果數據表
pre-simulation post-simulation
Coner SFDR(dBc) SNR(dB) SNDR(dB) ENOB(bits) ENOB(bits)
TT 74.6 80.9 72.8 11.8 11.4
FF 71.3 79.7 71.6 11.6 11.3
SS 65.6 77.4 69.2 11.2 11.1
FS 69.8 79.3 71.1 11.5 11.3
SF 67.3 77.9 69.8 11.3 10.9
5.3 Under Calibration Stage 電路 電路 電路架構 電路 架構 架構 架構
Under Calibration Stage 電路架構以類比電路實現的部分如圖 5-1 所示，以下將 分別介紹 Sub_ADC 電路、Dynamic Element Matching 技術、Pseudo-random Number Generator 電路和 Multiplying DAC 電路。
5.3.1 Sub_ADC 電路 電路 電路 電路
Sub_ADC 為一個 4-bit flash ADC，其電路與架構和 Backend Stage 的 6-bit flash ADC 相似，僅因 4-bit flash ADC 使用的比較器數目甚少於 6-bit flash ADC，所以不 額外使用 Interpolating 的技巧。一般一個 6-bit 的 flash ADC 至少需要用到 63 個比 較器，因比較器數目甚多，為避免過大的輸入端寄生電容影響電路效能而使用了 Interpolating 的技巧，詳細 4-bit 和 6-bit flash ADC 的電路與架構將在後續 5.4 章節 一並做完整介紹，在此先看 Sub_ADC 電路的模擬結果。
5.3.2 Sub_ADC 電路 電路 電路 電路模擬結果 模擬結果 模擬結果 模擬結果
圖 5-10、5-11 分別為 Sub_ADC 電路 pre-simulation 和 post-simulation 的頻譜分
Power Spectral Density (dBFS/bin)
Power Spectrum
256 points FFT
Fi = 10MHz , Fs = 100MHz
Power Spectral Density (dBFS/bin)
Power Spectrum
256 points FFT
Fi = 10MHz , Fs = 100MHz SFDR = 30.9dBc
SNR = 26.9dB SNDR = 24.5dB ENOB = 3.8bits
圖 5-11 Sub_ADC post-simulation 頻譜分析圖
表 5-3 為 Sub_ADC 在 5 個 Corner：TT、FF、SS、FS、SF 下的模擬數據。
表 5-3 Sub_ADC 在各 Corner 下模擬結果數據表
pre-simulation post-simulation
Coner SFDR(dBc) SNR(dB) SNDR(dB) ENOB(bits) ENOB(bits)
TT 36.5 27.2 25.5 4.0 3.8
FF 33.4 26.5 24.6 3.8 3.9
SS 26.8 24.4 22.3 3.4 3.6
FS 31.3 26.2 24.1 3.7 3.8
SF 28.5 24.8 22.8 3.5 3.7
5.3.3 Dynamic Element Matching (DEM)技術 技術 技術 技術
為了有效達到精確估測殘值放大器的線性與三階非線性增益誤差，額外加入 MDAC 的隨機校正訊號
{
±N , Nd 1 ± d 2}
需有精確的比例關係N = d 2 Nd 12 ，而隨機校正訊號可由實現 MDAC 之開關電容電路中的電容比值所產生，因此我們藉由 Cali、Select 和 R 三個訊號產生四組控制訊號 A、B、C、D，來控制四個電容在不 同模式下分別應該接至+Vref或-Vref，以產生對應之隨機校正訊號，其中 Cali、Select 和 R 分別代表：
Cali：校正/非校正模式
Select：輸入之隨機校正訊號為Nd 1或Nd 2
R：隨機訊號{ 1, 1 }− +
而控制訊號 A、B、C、D 分別為（式 5.1-5.3）：
A= = +B R Cali （5.1）
( )
C=Cali× R+Select （5.2）
D=Cali R Select× × （5.3）
圖 5-12 Dynamic Element Matching (DEM)技術
5.3.4 Pseudo-random Number Generator (PNG)電路 電路 電路 電路
隨機訊號產生器採用 Linear-Feedback Shift Registers（LFSR）架構如圖 5-13 所示[33]，而在第四章的模擬結果中可知校正參數P1、P3約在 225次取樣內可收斂 到理想值，因此產生的隨機訊號序列也必須有 225以上，故選定 31-bit 的 LFSR，
其特徵方程式（Characteristic polynomial）為1 x+ 28 +x31，代表產生的隨機訊號序 列每 231-1 次後才會重複。
FF FF FF FF
Q1 Q2 Q29 Q30 Q31
Y Q28
Clk
圖 5-13 31-bit Linear-Feedback Shift Registers (LFSR)
5.3.5 Multiplying DAC (MDAC)電路 電路 電路 電路
φ1
φ1
φ1
φ1
φ1
φ1
φ1a
φ2
φ2
φ2
φ2
φ2
φ2
圖 5-14 Multiplying DAC (MDAC)電路
MDAC 電路以開關電容電路實現，並採用開迴路式架構如圖 5-14，其中殘值 放 大 器 使 用 源 極 退 化 之 共 源 極 組 態 （ Common-Source Stage with Source Degeneration）以達低增益、高線性度的需求。電容C1 =C2 = ⋅⋅⋅ =C19在φ1時電容一 端 統 一 接 至 輸 入 訊 號 ， 而φ2 時C1⋅⋅⋅C15 由 Sub_ADC 解 出 的 數 位 溫 度 計 碼
（Thermometer Code）決定應該接到+Vref或-Vref，C16 ⋅⋅⋅C19則由 5.3.3 章節中所提 到的控制訊號決定，值得注意的是電路為全差動式架構，圖中為簡化以單端表示 之，偏壓點由圖 5-15 之偏壓電路提供。
Vbp VDD
M1
M3 M0
M4 M2 Rs
Vbn
圖 5-15 MDAC 使用之偏壓電路
5.3.6 MDAC 電路 電路 電路模擬結果 電路 模擬結果 模擬結果 模擬結果
圖 5-16、5-17 分別為 MDAC pre-simulation 和 post-simulation 的模擬結果，可 看出在未校正和導入±Nd 1、±Nd 2的五種模式下均可得到正確預期的輸出結果。
圖 5-16 MDAC pre-simulation 模擬結果
圖 5-17 MDAC post-simulation 模擬結果
5.4 Backend Stage 電路架構 電路架構 電路架構 電路架構
Differential Difference Amplifier and Pre-amplifier using Averaging & Interpolating Comparator & SR Latch OR Array Thermometer to Binary Encoder
圖 5-18 6-bit Flash ADC 電路架構
Backend Stage 為一個 6-bit Flash ADC，其架構如圖 5-18 所示[34]，首先由差 動差值放大器（Differential Difference Amplifier，DDA）對輸入訊號和分壓電組串
（Resistor String）之分壓進行比較，再由前端放大器（Pre- amplifier）將差值訊號
進行放大，DDA 和 Pre- amplifier 共分三級，並加入 Averaging 和 Interpolating 的 技巧，以降低比較器偏移誤差和輸入端寄生電容產生的影響，後續經過 Comparator 和 SR Latch 將訊號拉至數位位準以提供後續標準元件（Standard Cell）電路操作，
包含一串 OR 邏輯閘陣列（OR Array）和數位溫度計碼轉二進位碼之編碼器
（Thermometer to Binary Encoder），以下將針對 Averaging & Interpolating 技巧、
DDA、Pre- amplifier、Comparator、SR Latch 電路和 OR Array 的作用作詳細說明。
5.4.1 Averaging & Interpolating 技術 技術 技術 技術
Differential Difference Amplifier&Pre-amplifier
圖 5-19 Averaging & Interpolating 技術
6-bit Flash ADC 至少需比較出 63 個電壓位準，也就是至少需要 63 個比較器，
如果只用一級直接串 63 個比較器，則會有很大的輸入端寄生電容影響電路效能，
Interpolating 的技巧即是逐步內插出需要比較的訊號，第一級只用 11 個 DDA 之後 經由電阻分壓內插出 19 個訊號，依序第二、三級分別使用 19 個和 35 個 Pre- amplifier 逐步放大訊號，在第三級的 35 個 Pre- amplifier 輸出一樣經過內插後即可
得到 67 個訊號，其中二端的訊號可當作 Dummy Path 取中間的 63 個訊號在後續 Comparator 和 SR Latch 進行比較，而內插的電阻亦可作為 Averaging 的技巧之用，
原本 63 個比較器之間並無關聯分別比較出 63 個訊號，因此比較器的 Offset 為主 要決定電路效能的因素，現在每個比較器間有分壓電阻連接，若選擇適當的分壓 電阻之阻值與 Dummy Path 上的阻值，則可使節點上任一點看到的等校電阻值均相 同，且當比較器有 Offset 時可將 Offset 的影響平均分散以改善對 DNL、INL 的影 響[35-37]，Averaging 和 Interpolating 的技巧如圖 5-19 所示意。
5.4.2 6-bit flash ADC 電路 電路 電路 電路
圖 5-20 Differential Difference Amplifier電路
Differential Difference Amplifier 電路如圖 5-20 所示，由二組差動輸入對 M1,2 和 M3,4 比較出輸入訊號與Vref 間的差值，其輸入、輸出之關係為（式 5.4），
Pre-amplifier 則 採 用 負 載 二 極 體 之 共 源 極 組 態 （ Common-Source Stage with
Diode-Connected Load），可獲得穩定之電壓增益並可在 M1,2的閘極和輸出端之間
加上電阻，以提高電壓增益（式 5.5），其電路如圖 5-21。
( ) ( )
( )
out m D input ref
V =g R ∆V − ∆V （5.4）
( )
v m o1,2 o3,4
A =g r || r || R （5.5）
圖 5-21 Pre-amplifier 電路
Comparator & SR Latch 電路如圖 5-22 所示，在 clk=1 時二端輸入訊號進行比 較，並透過主動式負回授（Active Negative Feedback）將訊號拉開，而在 clk=0 時 藉由 SR Latch 維持住上一個輸出 q 和 qbar。
圖 5-22 Comparator & SR Latch 電路
加入 OR Array 目的在預防 Bubble Error 的發生，理論上一組 Thermometer Code 由 Most Significant Bit（MSB）到 Least Significant Bit（LSB）的輸出，當遇到第一 個輸出為 1 後往下的比較器輸出應該都是 1，但可能受到比較器 Offset 或電路 Noise...等因素的影響，而可能在一串 1 的輸出中出現為 0 的輸出，即稱為 Bubble Error，但透過 OR Array 後可修正當發生一階 Bubble Error 時對電路造成的影響，
其示意圖如圖 5-23 所示。
圖 5-23 消除一階 Bubble error 示意圖
為簡化輸出訊號的分析與輸出訊號的個數最後我們將 Thermometer Code 轉為 Binary Code，圖 5-24 為一個 3-bit Thermometer to Binary Encoder 示意圖。
圖 5-24 3-bit Thermometer to Binary Encoder 示意圖
5.4.3 Backend Stage 電路模擬結果 電路模擬結果 電路模擬結果 電路模擬結果
0 5 10 15 20 25 30 35 40 45 50
-70 -60 -50 -40 -30 -20 -10 0
Frequency(MHz)
Power Spectral Density (dBFS/bin)
Power Spectrum
512 points FFT
Fi = 10MHz , Fs = 100MHz SFDR = 51.0dBc
SNR = 38.1dB SNDR = 37.3dB ENOB = 5.9bits
圖 5-25 Backend Stage pre-simulation 頻譜分析圖
0 5 10 15 20 25 30 35 40 45 50
Power Spectral Density (dBFS/bin)
Power Spectrum
512 points FFT
Fi = 10MHz , Fs = 100MHz SFDR = 47.3dBc
SNR = 36.4dB SNDR = 35.4dB ENOB = 5.6bits
圖 5-26 Backend Stage post-simulation 頻譜分析圖
圖 5-25、5-26 分別為 Backend Stage 電路 pre-simulation 和 post-simulation 的頻 譜分析結果。表 5-4 則為 5 個 Corner：TT、FF、SS、FS、SF 下的模擬數據。
表 5-4 Backend Stage 在各 Corner 下模擬結果數據表
pre-simulation post-simulation
Coner SFDR(dBc) SNR(dB) SNDR(dB) ENOB(bits) ENOB(bits)
TT 51.0 38.1 37.3 5.9 5.6
為了預防 Clock Feedthrough 和 Charge Injection 對電路造成的影響，我們需要
非重疊的時脈產生器（Non-overlapping Clock Generator），圖 5-27 可產生 8 組非重
圖 5-27 Non-overlapping Clock Generator 電路
5.6 整體電路 整體電路 整體電路 整體電路佈局及 佈局及 佈局及模擬結果 佈局及 模擬結果 模擬結果 模擬結果
圖 5-28 為包含靜電放電（Electrostatic Discharge，ESD）保護電路與焊墊（Pad）
的整體電路佈局（Layout）圖，總面積為 1.56*1.31mm2，電路分布位置如圖 5-29 所示。
而整體電路 pre-simulation 和 post-simulation 的頻譜分析結果則如圖 5-30、5-31 所示，可看出在未經過校正前僅有第一級 Sub_ADC 的 4 bits 輸出，因為後面的訊 號經過開迴路式架構的 MDAC，在未經校正前無法得到正確之輸出。
圖 5-28 整體電路佈局圖
S/H
Stage1 Stage2
Backend Stage PNG
Ctrl Circuit CLK Generator
圖 5-29 電路分布位置示意圖
0 5 10 15 20 25 30 35 40 45 50
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
Power Spectral Density (dBFS/bin)
Power Spectrum 4096 points FFT
Fi = 10MHz , Fs = 100MHz
表 5-5 為整體電路在 5 個 Corner：TT、FF、SS、FS、SF 下的模擬數據，及校 正後 behavior 的模擬結果。
表 5-5 整體電路在各 Corner 下模擬結果數據表
表 5-5 整體電路在各 Corner 下模擬結果數據表