混合基片奈米CMOS元件技術中各種應力效應對傳輸特性及可靠性影響的研究

混合基片奈米 CMOS 元件技術中各種應力效應

對傳輸特性及可靠性影響的研究

Investigation of Strain Effects on the Transport and Reliabilities in The Hybrid Nanoscale CMOS Devices

計畫編號：NSC96-2628-E009-168-MY3 執行期限：96年8月1日至97年7月31日 主持人：莊紹勳 教授 國立交通大學電子工程學系 一、 中文摘要 當超大型積體電路元件進入奈米世代 之後(<100nm)，元件通道長度將因為進入 奈米尺度，載子傳輸的彈道傳輸特性將越 來越重要。在本計劃第一年中，吾人將研 究 應 變 矽 工 程 (strain engineering) 對 於 CMOS 元件的導通電流與其彈道傳輸特性 之關聯與影響。而這之中的關聯可以以通 道載子向後散射率(channel backscattering rate) 以 及 載 子 入 射 速 度 (injection velocity)，這兩個實驗參數來描述。 我們探討了 nMOSFET 與 pMOSFET 的通 道載子彈道傳輸特性與不同元件基底方向 之關聯，藉由選擇不同元件基底方向，可 以達成減低通道載子向後散射率以及提高 載子入射速度。 本次計劃結果指出:(1)對於 nMOSFETs 而 言，(100)的元件基底方向比其他元件基底 方向有著較好的載子彈道傳輸特性。另一 方面，(2)對於 pMOSFETs 而言(110)方向 的元件其載子彈道傳輸特性相較於其他的 方向有更好的載子彈道傳輸特性，又使用 <112>通道方向的元件其電流增強性非常 顯著。 最後針對本次計劃結果，一個關於如何設 計一個高效能的 CMOS 元件的設計準則 被提出。將對通道長度為 45nm 及其以後 的 CMOS 元件設計方向將有顯著貢獻。 關鍵詞：CMOS 元件、彈道傳輸、應變工 程、元件可靠性 Abstract

As device channel length continues to scale beyond 90nm, carrier transport in the ballistic regime becomes critically important. The channel backscattering and injection velocity of carriers in advanced CMOS devices are the two key parameters for achieving high drain current enhancement. For the first time, an extensive study of these transport parameters for different substrate orientations has been evaluated for both nMOSFET and pMOSFET. By suitably choosing the substrate orientation, it may achieve a reduced backscattering and an increased injection velocity, which is preferable for designing high performance logic CMOS devices. Results show that, in pMOSFET, (110) substrate is preferred and current enhancement can be greatly enhanced in the <112> channel. In comparison, (110) substrate in nMOSFET has an adverse effect in reducing driving

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current as a result of poorer transport characteristics. Therefore, (100) substrate is expected for nMOSFET design. A guideline is then summarized for the optimum design of high performance CMOS devices.

二、 計劃緣由與目的 CMOS 元 件 通 道 長 度 微 縮 到 90nm 以 下，降低氧化層厚度及提昇通道載子移動 率(mobility)，可以大幅提昇驅動電流大 小 。 提 昇 nMOSFET 及 pMOSFET mobility(即mobility enhancement)是目前 logic technology 繼續往下scaling 的關鍵 技術之一。此一mobility enhancement 大致 分為uniaxial strain 及biaxial strain 二種。 Uniaxial strain 大多以製程方示產生，如

SiN capping layer [1]、STI [2]、embedded

S/D[3]等。Biaxial strain大多為二維形式的

strain ， 有 Si/SiGe[4-7]、 不 同 substrate

orientation[8-9]等。 前者uniaxial strain [1-3]，使用製程簡 單的方式使元件產生strain，較容易實現， 目前一致的見解是nMOS 與pMOS 採用 不同的strain。就後者biaxial strain[4-9]技術 而言，提昇元件mobility，以及它的driving current，製程及結構上有二種途徑，例如， 其 中 一 系 列 採 用 (100) substrate 的 strained-Si/SiGe/bulk 結 構 [4-5] 、 strained-Si/SiGe/SOI 結構[6-7]。這二種結 構的效果是可以大幅提昇n-MOSFET 及 p-MOSFET mobility。惟缺點是n-MOSFET 提昇程度較p-MOSFET 高很多，在logic CMOS的應用上，產生driving current 的不 平 衡 。 因 此 ， 有 另 一 種 採 用 hybrid substrate[8-9]， 來 有 效 提 昇 p-MOSFET mobility，例如：(110)-surface strained 的 結構[6-7]，可以大幅提昇hole mobility以及 小幅提昇electron mobility。現階段，各種 strained-Si結構，多屬研究階段，必須經過 一段時日驗證後，才有可能為工業界採 用。總之，strained-Si 技術雖有優點：如 提 昇 二 倍 mobility ， 進 而 提 高 driving current；但有多項問題待釐清，例如：Ge 含

量的控制、Ge 跑到SiO2-Si界面引起的可

靠性、VT 的不易控制、NBTI(Negative Bias

Instability)及溫度效應等問題[10]。

另 一 方 面 ， 有 關 上 述 元 件 的 driving current 的提昇，可以ballistic transport 理

論來描述，此一理論為Idsat 決定於二重要

參數Vinj、rc: [11]

Idsat =W*Vinj*Ceff*(VG-Vt,sat)*(1- rc)/(1+ rc)

其中，Vinj、rc 分別為載子入射速度及反 射係數。好的元件設計，Vinj 越大 rc越小， 是最佳選擇。Strain 過後的元件，Vinj 通 常較 control 元件提高很多，rc 則是代表 載子由 source 到達 drain 之後反射量的多 寡。圖 1概念式地展示了通道載子傳輸的 彈道傳輸特性。當載子通過通道時,通道能 障會使得部份載子被反射，這個現在可以 用 rc來描述。根據這個概念。吾人利用不 同地溫度量測方法。可以利用實驗的方法 將載子傳輸效率與入射速度粹取出來。如 表 1所示。 以往有很多的研究探討: (1) Vinj、rc 係數的計算[12-13]，(2) 結構改 變對 transport 參數的影響[14]。在本次計 劃中,對於 nMOSFET 和 pMOSFET 的通道 載子彈道傳輸特性與通道方向和基底方向 的關聯將被有系統完整地探討。本次的工 作將提供如何設計高效能的 CMOS 元件 的一些設計準則。 利用前瞻的CMOS邏輯元件半導體製造技

術，吾人製備了一系列通道短于100nm的 各式不同通道和基底方向的nMOSFET和 pMOSFET 元 件 ， 如 圖 2 所 示 ， 有 <100>/(110)、 <111>/(110)、和<112>/(110) 各式不同的方向，圖3展示了基底方向為 (100)和(110)的矽晶體方向。圖4展示了這 些元件的載子遷移率，吾人觀察到對於 nMOSFET而言(100)/<100>方向之元件有 較好的電流增強效應，另一方面，對於 pMOSFET而言(110)/<111>和(110)/<112> 方向之元件有著較好的電流增強效應。

三、

結果與討論

Bsat值。圖 7 為 nMOSFET 和 pMOSFET

的 Bsat值對不同通道長度之圖。我們觀察 到 pMOSFET 的<112>/(110)之 Bsat 值比其 他 的 方 向 都 要 來 的 大 。 另 一 方 面 nMOSFET 的<111>/(110)之 Bsat 值亦比其 他的方向都要來的大。這表示了在這些方 向中 pMOSFET 或 nMOSFET 的通道載子 遭受較小的散射效應。 圖 8 展示了入射速 度對於不同通道長度在不同的通道方向之 圖，圖 9 展示了利用 Fowler-Nordheim 萃 取有效質量對於不同通道與基底方向之圖 形.此圖說明了有較小有效質量的元件能 夠得到較大的 Vinj。圖 10 進一步地展示了 電流增強與 Bsat和 vinj之對應關係。對於通 道 長 度 為 <112> 基 底 長 度 為 (110) 的

nMOSFET 而言。Bsat和 Vinj之值都比控制

樣品的值還小，但是通道長度為<111>而

基底長度為(110)的 nMOSFET 的 Bsat值在

短通道時候增加的比較明顯。這表示了如 果我們針對<111>/(110)的 nMOSFET 繼續

微縮下去的話，rc 將可被改善。因此，對

於 nMOSFET 而言 Vinj的減少是導致 IDsat

衰退的原因。同樣地，吾人亦對 pMOSFET 做了電流增強與 Bsat和 vinj之對應關係之 圖，如圖 11 所示.我們在這張圖觀察到： (1) 對於通道方向為<112> 而基底方向為 (110)的 pMOSFET 而言，Bsat和 Vinj都有 所增強，但是對於通道方向為<111>而基 底方向為(110)的 pMOSFET 而言，Bsat卻 是減小的。 (2) 對於這兩個通道方向而

言，Idsat的增加皆來自於 Vinj的增強。最後

表 2 整理了本次結果的重點。此表強調了

對於 nMOSFET 和 pMOSFET 而言，Vinj

是造成 Idsat增強的重要因素，特別是針對

pMOSFET 而言，Bsat和 Vinj皆能增強通道

方向為<112>基底方向為(110)元件的導通 電流。 針對不同通道和基底方向對於驅動電流增 強的影響，吾人在這一計劃中首次完整且 詳細的研究。我們利用了通道載子彈道傳 輸特性的兩個重要的參數-Bsat和 Vinj來探 討 nMOSFET 和 pMOSFET 的通道載子傳 輸特性。針對一個最佳化的 CMOS 設計準 則必須提升 Vinj並降低 rc.這本計劃中發現 到：(1)對於 pMOSFET 設計而言,通道方向 為<112>而基底方向為(110)能夠同時提升 Vinj與 Bsat，為最好的設計方案.但是另一方 面，對於 nMOSFET 而言，基底為(110)方 向的元件卻不能提升元件的驅動電流，這 是因為較差的傳輸特性所致。不過(100)基 底却有著不錯的傳輸特性表現。總而言 之，這更進一步證明了為什麼混合基底型 的元件技術能夠實現 CMOS 元件的驅動 電流最佳化。

四、 計劃成果自評

page 4 本計劃第一年，研究混合型晶格方向通道 對元件之驅動電流與載子彈道傳輸特性之 影響，將其研究成果應用於新型的不同混 合型晶格通道元件上，此一研究方向，是 目前最為有效能夠實現 CMOS 元件的驅 動電流最佳化的主題。且利用載子彈道特 性來解釋元件驅動電流與不同晶格方向之 元件，亦是一大突破。相關的論文也陸續 發表中，也有部份可以提出專利申請。研 究 的 成 果 已 發 表 2 篇 國 際 會 議 論 文 [15-16]。第二年的研究重點為探討元件受 應變結構影響與可靠性的關係。 五、參考文獻

[1] K. Ota et al., in Tech. Dig. IEDM, pp. 27-30, 2002.

[2] K. Ota et al., in Symposium on VLSI Tech., pp. 138-139, 2005.

[3] T. Ghani et al., in Tech. Dig. IEDM, pp. 978-979, 2003.

[4] K. Rim et al., in Symposium on VLSI Tech., pp. 59-60, 2001.

[5] K. Rim et al., in Symposium on VLSI Tech., pp. 98-99, 2002.

[6] T. Mizuno et al., in Symposium on VLSI Tech., pp. 106-107, 2002.

[7] T. Mizuno et al., in IEDM Tech. Digest, p. 31-34, 2002.

[5] J. R. Hwang et al., in Symposium on VLSI Tech., pp. 90-91, 2004.

[8] M. Yang et al., in Tech. Dig. IEDM, pp. 453-456, 2003.

[9] S. S. Chung et al., in Tech. Dig. IEDM, pp. 567-570, 2005.

[10] S. S. Chung et al., in Symposium on VLSI

Technology, pp. 86-87, 2005.

[11] M. Lundstrom, IEEE EDL, p. 361, 1997.

[12] M. J. Chen et al., IEEE Trans. on Electron

Devices, Vol. ED-51, p. 1409, 2004.

[13] H. N. Lin et al., in Symposium on VLSI

Technology, p. 174, 2005.

[14] H. N. Lin et al., in Tech. Dig. IEDM, p. 147, 2005.

[15] Y. J. Tsai et al., Proc. of VLSI-TSA, pp. 33-34, 2007.

[16] Y. J. Tsai et al., Silicon Nanoelectronics

c r 0 l B k T c r 0 l B k T 0.4 0.5 0.6 0.7 0.8 0.01832 0.04979 0.13534 0.36788 1 2.71828 (100) (110)/<111> (110)/<112> ln (J /V 2) 1/V -9.79419 -9.8226 -9.62009 Electon mass 0.4 0.5 0.6 0.7 0.8 0.01832 0.04979 0.13534 0.36788 1 2.71828 Hole mass (100) (110)/<111> (110)/<112> ln (J /V 2) 1/V -12.6221 -11.96486 -12.14309 ( )     −      − = V b V E q q m E J B _{~ exp} 3 2 4 exp 2 2 / 3 * 2 h φ 0.4 0.5 0.6 0.7 0.8 0.01832 0.04979 0.13534 0.36788 1 2.71828 (100) (110)/<111> (110)/<112> ln (J /V 2) 1/V -9.79419 -9.8226 -9.62009 Electon mass 0.4 0.5 0.6 0.7 0.8 0.01832 0.04979 0.13534 0.36788 1 2.71828 Hole mass (100) (110)/<111> (110)/<112> ln (J /V 2) 1/V -12.6221 -11.96486 -12.14309 ( )     −      − = V b V E q q m E J B _{~ exp} 3 2 4 exp 2 2 / 3 * 2 h φ -200 -150 -100 -50 0 -80 -60 -40 -20

Drain Current Enhancement (%)

Si(110)<111> Vinj Enhancement BSat Enhancement Vi n j En han c emen t (% ) NMOS Compared to <110> (100) Si(110)<112> -20 -10 0 10 B s at Enh a n c eme n t ( % ) (110) <112> (110) <111> PMOS (110) <112> (110) <111> NMOS Vinj Bsat (110) <112> (110) <111> PMOS (110) <112> (110) <111> NMOS Vinj Bsat 表一 此表的公式流程圖用來決定通道子載的彈道 傳輸的兩個主要的係數,載子入射係數,Vinj,和載子 彈道傳輸係數,Bsat. 圖2 本計劃使用到的nMOSFET與pMOSFET之頗面圖,(a)control(b)<111>/(110) (c)<112>/(110) 圖1 此一概念圖展示了載子傳輸的 機制,圖中rc為backs -cattering coefficient. kBT是通道能障高度利 用rc可以決定載子的入射速

度,injection velocity, Vinj 圖3 此圖為矽晶圓(110)和(100)晶格方向的俯視圖

圖4 不同矽晶圓方向的載子遷移率.我們觀察 到pMOSFET的<111>和<112>通道其載子遷移率 最大. 圖5 從實驗值中所粹取的表一中的物理參數值 圖6 此圖展示了從實驗數值中計算得到的參 數,rc,我們觀察到對於pMOS而言<112>/(110) 以及對於nMOS而言<111>/(110)的rc值最低 圖7 此圖展示了從實驗數值中計算得到的參 數,Bsat,Bsat=(1-rc)/(1+rc) 圖8 此圖展示了從實驗數值中計算得到的參數,Vinj 圖9 此圖使用了Fowler-Nordheim電流來決定有效 質量 有效質量與Vinj是自洽的 圖10 針對pMOSFETs,Bsat和Vinj增強比例對導通 電流Idsat作圖我們觀察到<112>/(110)的Bsat和 vinj增強效果顯著 圖11 針對nMOSFETs,Bsat和Vinj增強比例 對導通電流Idsat作圖我們觀察到 <111>/(110)的vinj增強效果顯著 表2 針對所有的測試元件,我們將其Bsat 和Vinj的特性做一整理比較