深次微米多晶矽鍺閘極金氧半電晶體之研製

行政院國家科學委員會補助專題研究計畫成果報告

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深次微米多晶矽鍺閘極金氧半電晶體之研製

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計畫類別：█個別型計畫　　□整合型計畫

計畫編號：NSC89－2215－E－009－038－

執行期間：88　年　8　月 1　日至　89　年　7　月　31　日

計畫主持人：黃調元 交通大學電子工程系教授

協同研究人員：林鴻志 國科會毫微米實驗室研究員

本成果報告包括以下應繳交之附件：

□赴國外出差或研習心得報告一份

□赴大陸地區出差或研習心得報告一份

□出席國際學術會議心得報告及發表之論文各一份

□國際合作研究計畫國外研究報告書一份

執行單位：國立交通大學電子工程系

中　華　民　國　89　年　10　月　30　日

行政院國家科學委員會專題研究計畫成果報告

深次微米多晶矽鍺閘極金氧半電晶體之研製

Fabr ication and Char azter ization of Deep Submicr on MOS

Tr ansistor with Poly-SiGe Gate

計畫編號：NSC 89-2215-E-009-038

執行期限：88 年 8 月 1 日至 89 年 7 月 31 日

主持人：黃調元 國立交通大學電子工程系教授

協同研究人員：林鴻志 國家毫微米元件實驗室研究員

In this project, we have successfully fabricated MOSFET with n- type poly-SiGe gate by LPCVD using SiH4 and GeH4 as

gaseous source. The deposition temperature and Ge concentration in gaseous source were varied to optimize the Ge mole fraction . Sheet resistance of Nickle germanosilicide was also studied.

Keywor ds: poly-SiGe, silicide 二、緣由與目的 CMOS 製程中，為提高元件積成度及 特性，持續的降低閘極氧化層厚度是必然 趨勢。然而，氧化層變薄隨之而來的是 gate depletion 及硼穿透現象，對元件特性劣化 造成嚴重影響。文獻中顯示，應用多晶矽 鍺可改善上述缺失。 多晶矽鍺(poly-SiGe)是近來極受重視 的 另 一 種 材 料 。 它 的 主 要 優 點 為 :(1)n+ poly-SiGe 在 Ge 含量約為 20%時，載子活 化率明顯較 n+ poly-Si 高，可改善 poly depletion 現象[1]。(2)p+ poly-SiGe 載子活化 率隨 Ge 含量增加而上昇，同樣可改善 poly depletion 現象[1-2]。(3)p+ poly-SiGe 的硼穿 透現象減輕，除了減少 Vth飄移外，氧化層 特性,如崩潰電荷量及電應力導致的漏電流 (stress-induced leakage current or SILC) 均 有顯著的改善。(4)載子活化溫度較 poly-Si 低且時間可進一步減少，符合未來低溫化 製程。(5)可以傳統 LPCVD 技術製備，且 與一般 poly-Si 製程相容，無需耗費大量機 台與製程研發成本。因為上述優點,很多公 司將之視為 13O nm 乃至 1OOnm 以下元件主 要的閘極技術。

poly-SiGe 能隙(energy bandgap)隨著 Ge 含量增加而減少，但無論含量多寡，其 conduction band edge 和 poly-Si 的 conduction band edge 都差不多，所以主要 的變化在於 valence band 位置[3]。因此 n+ poly-SiGe 調整臨界電壓的能力與 n+ poly-Si 相當，而 p+ poly-SiGe 則可籍由改變 Ge 含量來調整臨界電壓。對於一 p+ poly-SiGe 材料而言，其費米能位約在矽基板能除的 中間，近似 mid-gap 功函數的材料。有人 嘗試以高 Ge 含量的 poly-SiGe 作為 single poly 的閘極(如[4]的 100%及[5]的 74%)，可 得到近似對稱的臨界電壓特性，惟其問題 仍為前所述的臨界電壓值過高的限制。至 於 dual poly 方面的應用，考量 n+ poly-SiGe 的活化性質，Ge 含量的最佳值約在 20%左 右[1]。 poly-SiGe 主要問題在於 salicide 製程 時熱穩定性劣化，其成因為過程中形成的 金屬鍺化物(germanide)融點低，在低溫下 就很容易團塊化(agglomeration)，造成片電 阻上揚[6]。一般解決方法，係在 poly-SiGe 上多沈積一 poly-Si 覆蓋層，以作為 salicide 反應用，以避免上述問題。但此 poly-Si 的

存在造成後續高溫程序時，Ge 外擴散(out diffusion) 的現象[2]，影響 Ge 的含量及臨 界電壓的精準控制。因此，對於金屬鎳而 言，其 salicide 形成溫度較 Co 或 Ti 為低， 且製程溫度範圍(process window)廣，可直 接應用於 poly-SiGe 之上，改善其熱穩定性 劣化之缺失[7]。 三、實驗方法 (a)、POLY-Si1-xGex薄膜特性 針對 poly-Si1-xGex薄膜的製備上，於一 般低壓系統下，調整沈積溫度並改變 SiH4 與 GeH4的比例，以達到適當的鍺原子莫耳 數. 從圖一可看出在沈積薄膜 poly-Si1-xGex 時，Ge 莫耳數(x)隨著氣體源中含 Ge 之濃 度及溫度而變化。大致上，Ge 莫耳數與氣 體源中含 Ge 之濃度成一線性關係。圖二 為不同溫度下 poly-SiGe 沈積速率與氣體 源中含 Ge 之濃度之關係，其中 SiH4流量 保持在 60sccm。為求達到元件操作最佳效 能，我們選擇 Ge 莫耳數、X=0.25 做為元 件 閘 極 使 用 。 圖 三 為 在 600 ℃ 下 ， GeH4:SiH4=15 sccm : 60 sccm ，沈積壓力 約 110 mtorr 下的歐傑電子縱深圖。圖中可 看出 poly-Si0.75Ge0.25 薄膜中，Ge 的分佈相 當均勻，這對於 poly-SiGe 用來製作閘極材 料而言是相當重要的。因為 Ge 原子分佈的 均勻性將直接影響元件臨界電壓之穩定 性。此外，我們比較 poly-SiGe 與 poly-Si 表面粗糙程度。圖四（a）,（b） 分別為 600℃下 poly-Si0.75Ge0.25與 620℃下 poly-Si 表面之 AFM 圖形。poly-Si0.75Ge0.25 表面粗 糙之方均根(RMS)值為 6.2 nm 較 poly-Si 3.9 nm 大些。 (b)、元件製作過程 圖五為摻雜 n-type 之 poly-Si0.75Ge0.25 金氧半電晶體之研製過程。元件製作於 6 吋 p-type 方向為(100)矽晶片上。過程如 下：先使用局部氧化(LOCOS)將製作元件 隔離區，接著成長閘極氧化層 4.8 nm(經由 C-V 量測法)，再沈積 poly-Si0.75Ge0.25薄膜 200 nm。用 Cl2/HBr 氣體蝕刻閘極。接著 進行閘/源/汲極離子佈植(能量：35 keV, 計量：5×1015_cm-2 _{並進行離子活化，最後} 定義接觸孔，及金屬化製程完成電晶體製 作。 四、結果與討論 圖六為臨界電壓變動量與通道長度之 關係。由此看出 n+ poly-Si0.75Ge0.25 與 n + poly-Si 特性相當，並未有較差之短通道效 應。圖七為 poly-Si0.75Ge0.25與 poly-Si 電晶 體之 Id-Vd 圖形，兩者飽和電流均相當。 至於其次臨界電流特性與傳統 poly-Si 元件 相當。圖八為兩電晶體之次臨界 Id-Vg 之 特性， 圖九為比較鎳矽化金屬製程之閘極片 電阻與線寬之關係。製程條件為 550℃,時 間 60 秒之快速退火爐。圖中顯示 poly-Si0.75Ge0.25材質之片電阻較 poly-Si 為大， 其成因有可能為 poly-Si0.75Ge0.25表面較 poly-Si 為粗糙，平坦程度較差，所以形成 salicide 特性並未如預期與 poly-Si 一般。 五、結論 本實驗成功的研製 N 型多晶矽鍺閘極 之金氧半電晶體。元件特性與傳統製程相 近。與此外我們使用一般的低壓爐管探討 poly-Si1-xGex的薄膜特性，包括沈積溫度， Ge 原子的莫耳數，及沈積速率等相互關 係，已達成本計畫之重要目標，未來就是 探討 p 型多晶矽鍺閘極之金氧半電晶體對 元件的影響。 六、參考文獻

[1] W. C. Lee et al., Symp. VLSI Technolo. pp. 190-191 (1998).

[2] Y. V. Ponomarev et al, IEDM Tech. Digest, pp. 829-832 (1997).

[3] 林鴻志,”深次微米閘極工程技術發展” 電子月刊第 40 期第 68-84 頁(1998 年 11 月).

[4] J. Alieu et al., Symp. VLSI Technolo. pp. 192-193 (1998).

[5] V. Z-Q. Li et al., IEEE Tech. Digest, pp.833-836 (1997).

[6] Z. Wang et al., Thin Solid Films, 270, pp. 555 (1995).

[7] Ja-Hum Ku et al., Symp. VLSI Tech. pp. 114-115, (2000).

圖四(a)沈積溫度 600℃下 poly-Si0.75Ge0.25表面之 AFM 圖形。

圖四(b)沈積溫度 620℃下 poly-Si 表面 之 AFM 圖形。

Ø LOCOS Isolation

Ø Gate Oxide Growth (4.8 nm) Ø Poly-Si 0.75 Ge 0.25 or Poly-Si deposition Ø Gate pattern Ø S/D implant • E: 35 KeV, D: 5E15 cm-2 Ø RTA :1000oC, 10 sec Ø Contact hole Ø Metallization 圖五、摻雜 n-type 之 poly-Si0.75Ge0.25金 氧半電晶體之製造流程。 圖一、不同溫度下，沈積薄膜 poly-Si1-xGex 中的 Ge 莫耳數與氣體源中含 Ge 之濃度之 關係。

% GeH₄ in Gaseous Deposition Sour ce

0 5 10 15 20 25 30 G e m o le F ra ct io n 0.10 0.15 0.20 0.25 0.30 0.35 500oC 550o_C 600o_C

% GeH₄ in Gaseous Deposition Sour ce

0 5 10 15 20 25 30 D ep o si ti o n r a te (n m /m in ) 0 2 4 6 8 10 12 14 16 500oC 550o_C 600o_C 圖三為在 600℃下，GeH4:SiH4=15 sccm : 60 sccm ，沈積壓力約 110 mtorr 下的歐 傑電子縱深圖。

Sputter ing Time (sec)

200 400 600 800 1000 1200 1400 C o u n ts /e v /s ec (X 1 0 6 ) 0 2 4 6 8 O Ge Si Si_0.75Ge_0.25 SiO₂ 圖二、不同溫度下，poly-Si1-xGex沈積速 率與氣體源中含 Ge 之濃度之關係(SiH4 保持在 60sccm)。

Channel Length (um) 0.0 0.5 1.0 1.5 2.0 2.5 -∆ V th ( V ) -0.1 0.0 0.1 Si_Si 0.75Ge0.25 圖六為臨界電壓變動量與通道長度之關係。 L/W=0.6 µm/10 µm Vd (V) 0.0 0.5 1.0 1.5 2.0 2.5 Id ( A) 0.000 0.001 0.002 0.003 0.004 0.005 Si_0.75Ge_0.25 Si 圖七為 poly-Si0.75Ge0.25，與 poly-Si 電晶體 之 Id-Vd 特性比較。 圖九為比較鎳矽化金屬製程之閘極片電 阻與線寬之關係。

圖八為 n-type poly-Si0.75Ge0.25與 poly-Si

電晶體之次臨界 Id-Vg 之特性。 Channel Length, L(µm) 0.1 1 10 S h ee t R es is ta n ce , R sh (Ω /s q .) 0 10 20 30 40 Si_0.75Ge_0.25 Si Gate Voltage (V) -1 0 1 2 D ra in C u r re n t (A m p ) 1e-12 1e-11 1e-10 1e-9 1e-8 1e-7 1e-6 1e-5 1e-4 1e-3 1e-2 Si_0.75Ge_0.25 Si