高性能混合訊號式介面積體電路---子計畫II---射頻電路之靜電放電防護技術與高速高低壓界面電路之研發(II)

行政院國家科學委員會專題研究計畫 期中進度報告

子計畫二：射頻電路之靜電放電防護技術與高速高低壓界面

電路之研發(2/3)

計畫類別： 整合型計畫 計畫編號： NSC92-2215-E-009-036- 執行期間： 92 年 08 月 01 日至 93 年 07 月 31 日 執行單位： 國立交通大學電子工程研究所 計畫主持人： 柯明道 報告類型： 精簡報告 報告附件： 國際合作計畫研究心得報告 處理方式： 本計畫涉及專利或其他智慧財產權，1 年後可公開查詢

中 華 民 國 93 年 5 月 28 日

行政院國家科學委員會補助專題研究期中進度報告

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高性能混合訊號式介面積體電路─子計劃二

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射頻電路之靜電放電防護技術與高速高低壓界面

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電路之研發(2/3)

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計畫類別：□個別型計畫

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整合型計畫

計畫編號：NSC 92-2215-E-009-036

執行期間：92 年 08 月 01 日至 93 年 07 月 31 日

計畫主持人： 柯明道 副教授

計畫參與人員：徐國鈞、徐新智、林昆賢、許勝福、

周宗信、吳建樺、黃靖驊、石弼嘉

本成果報告包括以下應繳交之附件：

□赴國外出差或研習心得報告一份

□赴大陸地區出差或研習心得報告一份

□出席國際學術會議心得報告及發表之論文各一份

□國際合作研究計畫國外研究報告書一份

執行單位： 國立交通大學電子研究所

中 華 民 國 93 年 05 月 20 日

行政院國家科學委員會專題研究計畫期中進度報告

高性能混合訊號式介面積體電路─子計劃二：

射頻電路之靜電放電防護技術與高速高低壓界面電路之研發(2/3)

計畫編號：NSC 93-2215-E-009-036

執行期限：92 年 08 月 01 日至 93 年 07 月 31 日

主持人：柯明道 副教授 國立交通大學電子研究所

計畫參與人員：徐國鈞、徐新智、林昆賢、許勝福、

周宗信、吳建樺、黃靖驊、石弼嘉

國立交通大學電子研究所

一、中文摘要 隨著無線通訊的快速發展，通訊系統 如 GSM，WLAN，WCDMA 普及化。系 統產品不斷地要求輕、薄、短、小，使得 射頻(高頻)、高速高低壓介面電路的重要 性與日俱增，許多應用更需透過深次微米 製程，0.25 微米以下的先進製程來實現才 能帶來技術上的突破。但是，這些為提昇 深次微米 MOS 元件集積度、與運算速度 的製程技術卻引發了另一嚴重的問題，就 是積體電路的靜電放電(ESD; Electrostatic Discharge)耐受能力大幅下降。隨著高運算 速度與高頻率IC 產品的開發，利用先進的 0.25 微米以下之半導體製程技術所製造的 積體電路，面臨積體電路產品因製程技術 先進而導致 ESD 防護能力不足的嚴重問 題。在RF IC 的應用上，ESD 保護電路不 只需要有高的 ESD 損壞臨界電壓(failure threshold voltage)以確保其良好的性能，還 必須擁有低寄生電容和電阻，以降低 RC 延遲。一般來說，一個操作在2 GHz 的射 頻輸入接點(input pad)，其可容忍的最大負 載電容(maximum loading capacitance)也不 過只有200 fF。 隨著半導體製程技術的快速發展，積 體電路內部所使用的電壓準位也跟著下 降，如0.13 微米的積體電路內部則僅使用 1 V 的電壓準位來運作。可是外界傳輸的 或 3.3 V，這 5 V/3.3 V 的電路訊號不能直 接傳入0.13 微米的積體電路內部，因此， 在積體電路的輸出入端必需要有混合電壓 輸出入界面電路來隔離輸入訊號的高電壓 準位，但又必需把輸入的電路訊號快速地 送入該積體電路內部。此計劃主要是研發 適用於射頻與高速高低壓介面的靜電放電 防護電路解決方案。 關鍵詞：靜電放電(ESD), 靜電放電防護電 路, 射頻輸出入電路, 混合訊號輸出入電 路 Abstract

Due to the growing popularity of wireless communication, communication system such as: GSM, WLAN, WCDMA system are popularly used. The system products are continuously asked to reduce its weight, thickness, and volume. So, radio-frequency (RF), high speed, and high-low-voltage (mixed voltage) interface circuits are more and more important. Such ICs applications should be fabricated by the deep sub-micron (below 0.25-µm) CMOS processes to achieve good operation performance and quality. However, the deep sub-micron CMOS processes to improved integration density and operation speed cause a serious reliability issue, electrostatic discharge (ESD)

and high frequency IC products be innovated, the IC products fabricated with advanced CMOS technology have dramatic degradation of ESD protection capability. A typical request of an RF input pad with maximum loading capacitance is only 200 fF for circuit operation at 2 GHz.

Moreover, with the device dimensions of the integrated circuits scaling down, the voltage level of internal circuits had also been reduced such as only 1.0 V for the 0.13-µm CMOS process. However, the external circuit signals still have the voltage level of 5 V or 3.3 V. Such high voltage signals cannot be directly connected into the sub-quarter-micron CMOS IC’s. In this research project, we also design the interface circuits to process the external and internal signals, which have different voltage levels with ESD protection consideration. The purpose of this project is to develop ESD robustness protection circuits for high frequency, high speed, and mixed voltage interface applications.

Keywords: Electrostatic discharge (ESD),

ESD Protection Circuit, RF I/O, Mixed- voltage I/O

二、緣由與目的

追求更高的操作頻率、截止頻率(cut off frequency) 、 以 及 功 率 增 益 (power gain)，以獲得更快速、更優良的特性，是 射頻電路電晶體製造者不斷努力的方向。 根據電晶體理論，當電晶體的尺寸縮小 時，可獲得較高的工作頻率，因此在元件 製程進入深次微米時代之後，隨著縮微 (scaled down)的快速發展，射頻電晶體(RF MOSFET)的操作頻率也順利地得以提昇。 但是，對微縮化之電晶體元件與高頻 特 性 的 需 求 ， 靜 電 放 電(ESD) 現 象 對 CMOS IC 而言，是影響其可靠度(reliability) 的主要因素。由於深次微米CMOS 技術中 較 薄 的 氧 化 層 會 造 成 低 崩 潰 電 壓 (breakdown voltage)，所以必須設計出有效 率的 ESD 電路以避免過高的電壓降於內 部電路中的閘極氧化層。在RF IC 的應用 上，ESD 保護電路不只需要有高的 ESD 損壞臨界電壓(failure threshold voltage)以 確保其良好的性能，還必須擁有低寄生電 容和電阻，以降低 RC 延遲。一般來說， 一個操作在 2 GHz 的射頻輸入接點(input pad)，其可容忍的最大負載電容(maximum loading capacitance)也不過只有 200 fF；這 200 fF 不但包括了 ESD 保護元件，連連接 點本身的電容也算進去了。為了與射頻訊 號達成阻抗匹配(impedance matching)，有 一些 ESD 保護電路的設計必須利用到分

散的電感(distributed inductance)與 ESD 箝 制元件(clamp devices)。此外，欲進一步地

減低高頻訊號 ESD 保護電路的輸入電

容，還必須在ESD 防護設計的輸入端加上

turn-on efficient power-rail ESD clamp circuit，以提高小尺寸 ESD 箝制元件的 ESD 防護能力。總結地說，RFIC 中的 ESD 保護電路必須具備：低寄生電容、固定的 輸入電容(constant input capacitance)以及 不受基板共擾雜訊干擾(substrate coupling noise) 、 和 優 良 的 ESD 防 護 能 力 (ESD robustness），而這些要求也增加了電路設 計的困難度。另外，由其他電路所引起的 基板雜訊會藉由 ESD 保護電路而對射頻 輸入產生共擾現象(coupling effect)使射頻 電路的性能變差。射頻電路的連接點(bond pad)設計也因為必須擁有與 ESD 保護電路 的相容能力，以及夠低的輸入電容，所以 隨著 CMOS 元件越來越薄的閘極氧化層 和越來越快的射頻電路，RF IC 中的 ESD 保護電路設計變得益加困難。 隨著半導體製程技術的快速發展，電 晶體元件尺寸被縮小以提昇積體電路的集 積度與運算速度，但如此小尺寸的電晶體 元件無法承受過高的電壓，因此0.25 微米 的積體電路內部使用2.5 V 的電壓準位來 運作，而0.13 微米的積體電路內部則僅使 用1 V 的電壓準位來運作。可是外界傳輸 的電路訊號之電壓準位大都依然維持在 5 V 或 3.3 V，這 5 V/3.3 V 的電路訊號不 能直接傳入 0.25 微米/0.13 微米的積體電 路內部，在積體電路的輸出入端必需要有

混合電壓輸出入界面電路來隔離輸入訊號 的高電壓準位，但又必需把輸入的電路訊 號快速地送入該積體電路內部，而且不能 有靜態的漏電流產生以及薄閘極氧化層可 靠度的問題。因此，先進之深次微米互補 式金氧半製程技術下的積體電路非常需要 此類高速高低電壓輸出入界面電路。本計 畫 擬 針 對 0.25 微 米 以 下 (sub-quarter- micron)之先進 CMOS 製程，研發可供產品 實用之高速高低電壓界面電路。 三、研究成果 本計畫第二年度的研究成果已經整理 且 發 表 了 五 篇 IEEE Conference 論 文 [1]-[2]、[5]、[8]-[9]以及四篇 IEEE 國際期 刊論文[3]-[4]、[6]-[7]。研究的內容有應用 於射頻電路的 ESD 保護電路、一般輸入/ 輸出端所使用的 ESD 保護電路和新型的 高速高低壓界面電路。 (1)RF ESD 領域: 在射頻電路的 ESD 保護 電路研究中，我們首先提出新型阻抗隔絕 技 術 (impedance-isolation technique) : LC-tank 結構，作為射頻低雜訊放大器 (low noise amplifier, LNA)的靜電放電防護 架構[1]，並實際在 0.25-µm 互補式金氧半 (CMOS)製程中實際製造驗證晶片，利用操 作在射頻區段的雙端 GSG 量測方式來探 討此架構的的高頻特性。此保護電路主要 是在輸入端的 ESD 保護電路路徑上加上 一組LC-tank (圖一)，此 LC-tank 在共振頻 率下會產生一無限大的阻抗而阻絕 ESD 保護電路的寄生電容效應對射頻電路所產 生的負面影響。在靜電放電發生的情況 下，又能很快地透過電感、二極體和電源 線間的ESD 保護電路將靜電排放掉。在操 作頻率為2.7 GHz 的射頻電路中，這組帶 有LC-tank 的 ESD 保護電路不僅可以通過 一般ESD 測試規格的要求，而且只會對射 頻電路造成-0.69 dB 的功率增益損耗和只 增加0.63 dB 的雜訊指數(noise figure)。 此外這部分的結果中，我們除了定性 上的分析外，也推導出功率增益和ESD 保 護電路寄生電容的定量關係，如下所示。 ( ) ( ) ( ) 2 2 0 2 2 2 2 1 || || 8 1 || 8 1 ESD S S S out T S out S m S s S out m s avs L T Z R R R R R R R G R V R R G V P P G +       = = = = ω ω 圖1. 應用在射頻電路中帶有 LC-tank 的靜 電放電保護電路 [1]. 另外，我們也成功地設計了一組可供 CMOS 寬 頻 段 射 頻 電 路 (broadband RF circuit) 所使用的 ESD 保護電路[2]，此保 護電路主要是在輸入端的 ESD 保護電路 路徑上加上元件尺寸漸減式-分散型靜電 放電防護架構 (decreasing-size distributed ESD protection scheme DS-DESD)(圖二)，

在高頻特性下其S11, S21 有較佳的特性， 並且其靜電放電防護能力大為提升，在人 體靜電放電模式(HBM)下均超過 8 kV，均 較傳統的架構更適用於寬頻段射頻電路。 圖2. 應用於射頻電路中帶有 DS-DESD 架 構的靜電放電保護電路 [2]. (2)輸入/輸出端 ESD 防護電路領域: 我們 也提出了幾種一般輸入/輸出端所使用的 ESD 保護電路[3]-[8]，其中包含了利用互 補式基體觸發矽控整流器(complementary substrate-trigger SCR)[3]、雙重基體觸發矽 控整流器(double-triggered substrate-trigger SCR) 架 構 [4] 、 Native-NMOS Triggered SCR (NANSCR)防護架構[5]和靜電放電

(ESD-implantation ggNMOS)[7]做為 ESD 保護元件的保護電路。矽控整流器在眾多 的防護元件中具有面積最小和靜電放電耐 受度最好的優點，但由於其導通電壓過高 (~20 V)，所以在應用上受到一些限制。因 此我們將基體觸發的技術應用在矽控整流 器上以降低其導通所需的電壓和增加其導 通的速度，提出了互補式基體觸發矽控整 流器[3]，圖三(a)與(b)所示為 N 型與 P 型 基體觸發矽控整流器的元件結構，在0.25 微米 CMOS 的製程中，只要在 P 型基體 觸發矽控整流器的基體上外加8 mA 的電 流，矽控整流器的導通電壓可由原先的22 V 降到 1.85 V，N 型基體觸發矽控整流器 也具有相同的特性，因此大大地改善了矽 控整流器的導通速度。 (a) (b) 圖3. (a)N 型與(b)P 型基體觸發矽控整流器 的元件結構 [3]. 圖四(a)與(b)則為利用此互補式基體 觸發矽控整流器所設計的輸入/輸出 ESD 保護電路，當中的堆疊二極體是為了增加 ESD 保護電路的整體持有電壓(holding voltage)，避免在電路正常操作下發生閉鎖 (latchup)現象，圖四(a)是以 RC delay，圖 四(b)是以 gate-coupled 之架構在靜電放電 發生的情況下，能提供互補式基體觸發矽 控整流器所需要的觸發電流，使其能再最 短的時間內導通並將靜電電流排放掉。圖 中堆疊二極體的架構也可以採用堆疊的互 補式基體觸發矽控整流器來取代，同樣也 具有防止閉鎖現象的功能。當然除了應用 在輸入/輸出端外，我們也提出了互補式基 體觸發矽控整流器做為電源線間的 ESD 箝制電路，如圖四(c)，以提供全晶片(whole chip)的防護。 (a) (b) (c)

圖4. (a)RC delay 與(b)gate-coupled 架構觸

發互補式基體觸發矽控整流器做為輸入/ 輸 出 端 的 靜 電 放 電 保 護 電 路 以 及(c) VDD-to-VSS ESD 防護電路 [3]. 此外，提出一種新型的雙重基體觸發 矽 控 整 流 器 (double-triggered substrate- trigger SCR)架構[4]，如圖五，用以降低矽

控整流器導通電壓(switching voltage)以及 加速其導通速度以期能在深次微米CMOS 製程下有效的保護越來越薄的閘極氧化 層，並採用堆疊的雙重基體觸發矽控整流 器，防止閉鎖現象的功能。 圖五. 串疊組態的雙重基體觸發矽控整流 器(double-triggered substrate trigger SCR) 之靜電放電防護電路 [4]. 並 提 出 一 種 新 型 Native-NMOS triggered SCR (NANSCR)防護架構[5]，應 用在輸入/輸出端外，以及電源線間的 ESD 箝制電路，以提供全晶片(whole chip)的防 護，如圖六所示，具有較低導通電壓(switch voltage) ， 較 低 導 通 電 阻 (turn-on resistance) ， 較 快 的 導 通 速 度 (turn-on speed)，以及較佳的元件充電模型(CDM) 靜電放電防護能力。 圖 六 . Native-NMOS triggered SCR (NANSCR)防護架構應用在輸入/輸出端靜 在元件結構方面提出一種靜電放電離 子佈植的閘極接地 N 型金氧半電晶體 (ESD-implantation ggNMOS)，如圖七，有 效的提升機械模式(machine model; MM) 靜電放電防護能力 [7]. 圖七. 靜電放電離子佈植的閘極接地 N 型 金氧半電晶體 [7]. (3)高速高低壓界面電路領域: 我們提出 基體觸發技術(substrate-triggered technique) 來加速高低壓介面的靜電放電保護元件的 導通速度，設計出一組偵測電路(圖八虛線 框 內)用以區別正常訊號與靜電放電訊 號，當正常訊號下由 Input pad 輸入時， 偵測電路之Mn1 與 Mp1 均關掉(turn off)， 沒有基體觸發電流流入靜電放電保護元件 (stacked NMOS)，而此保護元件將關掉 (turn off)。反之，當靜電放電衝擊由 Input pad 導入時，偵測電路之 Mn1 與 Mp1 導 通(turn on)，產生一基體觸發電流注入靜

電放電保護元件(stacked NMOS)之基體

端，促使stacked NOMS 內部之 lateral npn BJT 快速導通，排放靜電放電的大電流， 以達到保護內部電路的目的。而此項設計 已在 0.25-µm CMOS 製程下製作驗證晶 片，此設計不僅克服高低壓介面電路可靠 度的問題，更進一步的提昇此靜電放電防 護電路之ESD 耐受能力達 60%。 此外，我們提出一組新穎型的司密斯 觸發高低壓界面電路(圖九)[9]，不需要使 用厚的閘氧化層就可以避免薄閘極氧化層 在高低壓界面電路所面臨的可靠度問題。 在0.13 微米 1 V/2.5 V CMOS 的製程中實 際驗證，此低壓的元件(1 V/ 2.5 V) 組成之 司密斯觸發之高低壓介面電路，可以有效 的操作在3.3 V 的高壓輸出入訊號下，並 且 無 閘 極 氧 化 層 可 靠 度 問 題(gate-oxide reliability issue)，並能阻滯輸入雜訊。

N+ P-Substrate N+ N+ STI P+ _STIP+ _N+ STI P+ N-W e ll N-W e ll ST I VSS C VDD Rt Rd Mn2 Mn1 Mp1 Mp2 VDD Itrig I/O Pad To predriver VDD Substrate-Triggered Circuit Itrig VSS VSS 圖八. 具基體觸發技術的高速高低壓界面 靜電放電防護電路 [8]. 圖九. 應用於高低壓界面之新型司密斯觸 發介面電路 [9]. 四、計畫成果自評 此子計畫正持續的進行中，藉由實際 晶片驗證並與模擬結果獲得相互的佐證， 並 已 在 國 際 一 流 的 期 刊 : IEEE J.

Solid-State Circuits、IEEE Trans. Electron Devices、IEEE Trans. Device and Materials Reliability 與 會 議 : IEEE IRPS 、 IEEE RFIC、IEEE EOS/ESD 中發表，進階的研 究計畫將更深入的探討研究其物理意義提 出靜電放電防護之模擬方法與新型創新之 電路架構。

五、參考文獻

[1] M.-D. Ker and C.-M. Lee, “ESD protection design for Giga-Hz RF CMOS LNA with novel impedance-isolation technique,” Proc. of 2003

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[2] M.-D. Ker and B.-J. Kuo, “ESD protection design for broadband RF circuits with decreasing-size distributed protection scheme,”

accepted by 2004 IEEE Radio Frequency Integrated Circuits (RFIC) Symposium, Fort

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[3] M.-D. Ker and K.-C. Hsu, “Latchup-free ESD protection design with complementary substrate-triggered SCR devices,” IEEE J.

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[4] M.-D. Ker and K.-C. Hsu, “SCR devices with double-triggered technique for on-chip ESD protection in sub-quarter-micron silicided CMOS processes,” IEEE Trans. Device and

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[5] M.-D. Ker and K.-C. Hsu, “Native-NMOS- triggered SCR (NANSCR) for ESD protection in 0.13-µm CMOS integrated circuits,”

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[8] M.-D. Ker and H.-C. Hsu, “ESD protection design for mixed-voltage-tolerant I/O buffers with substrate-triggered technique,” Proc.

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[9] S.-L. Chen and M.-D. Ker, “A new Schmitt trigger circuit in a 0.13-µm 1 V/2.5 V CMOS process to receive 3.3-V input signals,”

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