內建測試機制的衛星定位接收機前端電路設計

國

立

交

通

大

學

電機學院 電信學程

碩

士

論

文

內建測試機制的衛星定位接收機前端電路設計

Front End Design With Built In Test Mode for GPS Receiver

研 究 生：沈金發

指導教授：高曜煌 博士

內建測試機制的衛星定位接收機前端電路設計

Front End Design With Built In Test Mode for GPS Receiver

研 究 生：

沈金發

Student：Chin-Fa Shen

指導教授：

高曜煌

Advisor：Prof. Yao-Huang Kao

國 立 交 通 大 學

電機學院 電信學程

碩 士 論 文

A Thesis

Submitted to College of Electrical and Computer Engineering National Chiao Tung University

in Partial Fulfillment of the Requirements for the Degree of

Master of Science in

Communication Engineering

July 2007

Hsinchu, Taiwan, Republic of China

內建測試機制的衛星定位接收機前端電路設計

學生：沈金發 指導教授：高曜煌教授

國立交通大學電機學院 電信學程﹙研究所﹚碩士班

中 文 摘 要

本論文研製之內建測試機制的衛星定位接收機前端電路設計是在敘述如何快速、輕 鬆的設計 RF IC(

Radio frequency integrator circuit)

[1]。快速、輕鬆的設計 RF IC，一 直是 RF IC 設計者期望的工作環境。但是設計 RF IC 傳統上就是很艱困、繁瑣的工作， 因此想要輕鬆的設計 RF IC 就必須把設計的困難度降低才行，(不過規格是不能放寬 的)。因此我們想：若設計出許多規格，然後再從中挑選一個那不就達到目的了嗎？當 然要實現這個想法，也要有方法才不會弄巧成拙。因此本文在此推薦了一個 RF IC 的設 計方法，讓 RF IC 設計者，能夠快速且輕鬆的設計 RF IC。在此我們藉製作 GPS

Receiver(

Global Positioning System)

[2]來說明此 RF IC 的設計方法。

首先在設計 VCO 時我們內建了數個頻率範圍切換裝置，來克服頻率的不準度。並 降低了 KVCO 之值，換句話說我們除了克服頻率的不準度外亦兼具改善了相當程度的電 源引起之相位雜訊。

我們更在 RF IC 內部的 VCO(

Voltage control oscillator)

，內建了一組輸出電路， 使得 VCO 的輸出，能夠被獨立的量測，因此之故它的性能亦可以單獨的被評估。舉一 個例子來說，我們可以來評估它的輸出振幅大小和相位雜訊等等---。

接著，我們在設計 Crystal OSC 時內建了偏壓電流選擇機制，來權衡耗電流和起振 與否的問題。故此電流選擇機制，讓我們可以擁有更大的設計誤差，當然設計速度也提 升了。

在設計 Front end 時我們亦特地在 LNA 及 MIXER 之內加了電流選擇裝置，使得 LNA 及 MIXER 的偏壓可以被手動改變。同樣的，有了這個電流選擇裝置後，我們將不再被 規格綁緊了。換句話說，設計的困難度降低了。 本文使用了台灣積體電路公司(TSMC)的 CMOS 0.25um 製程，來設計並製造這顆“內 建測試機制的衛星定位接收機＂。目前此晶片已量測完成，量測結果是：RF IC 感度 =-94dBm@(S+N)/N=20dB。它的電源電壓為 3.0V，耗電流為 50mA。建立此設計方法之後， 接著我們未來將以減少耗電流及提升感度為職志。

Front End Design With Built In Test Mode for GPS Receiver

Student：Chin-Fa Shen Advisors：Dr. Yao-Huang Kao

Degree Program of Electrical and Computer Engineering

National Chiao Tung University

ABSTRACT

A procedure is easy to design RF IC. RF IC designer wish own environment. But tradition design method is very difficult. At this paper we recommend a method to more easy design RF IC which for RF IC designer, for above reason. We building the GPS Receiver RF IC to present this recommend method.

First, we build the frequency selector in VCO for Local Oscillator. So we have larger frequency range to overcome the IC device non-ideal and improve the phase noise from power supply induce.

Next, we build the Output port for VCO. Then our VCO can be measurement for power level and frequency and phase noise.

Third, we build in the current bias selector for crystal oscillator. Therefore, we can tread-off between current consumption and oscillation start time.

Fourth, we build in the current bias selector for LNA and MIXER. Similar above we can tread-off current consumption and performance for LNA 、 MIXER (we call :FRONT-END).

We have the above some mechanism then RF IC design become not difficult. There are we recommend RF IC design method by make GPS Receiver RF IC.

We use 0.25um CMOS process of TSMC Corporation to design and make this GPS receiver RF IC. This RF IC power supply =3.0V, current consumption about 40 mA and it receiver sensitivity =-94dBm@(S+N)/N=20dB. After set up this method, we will do the reduce consumption current and improve the receiver sensitivity.

誌

謝

經過 1/4 世紀的半工半讀，終於有機會完成我的第一篇論文。這一路走

來要感謝無數曾經幫助過我的人，若沒有大家的鼓勵與幫忙，我應該是沒

有機會撰寫這篇論文的。

首先，要感謝我的指導教授高曜煌老師，他不但願意收我這個大字不識

幾個的工人為徒，並且還願意巨細靡遺的教導我待人處事的態度和研究學

問的方法，使我可以慢慢的有所長進。後來因為工廠的長官知道我的老師

是高曜煌教授，所以我被公司革職、遣散的情況也減少了，工作也漸漸變

得比較順利及穩定。因此家裡的生活情況也改善許多，我也終於獲得了喘

息的機會！

更要謝謝我的老朋友和祥，他不但在 IC 電路的模型方面給予我很多的

幫助，解決了很多模型方面的問題，使得電路的模擬問題得以迎刃而解。

更教我建立模擬電路的電腦系統，讓我的 IC 設計更上一層樓。我的弟弟清

祥也在系統的製作與測試方面，給予我莫大的協助，使得此論文的許多測

試數據得以出爐。

目

錄

Front End Design With Built In Test Mode for GPS

Receiver ... 2

中 文 摘 要 ... 3

ABSTRACT ... 4

目 錄 ... 6

符 號 說 明 ... 11

簡 寫 說 明 ... 11

一 、 緒 論 ... 12

1.1 GPS(Global Positioning System)的 發 展 故 事 ... 12

1.2 GPS的 應 用 介 紹 ... 13

1.3 GPS 的 接 收 功 率 簡 介 ... 14

1.4 GPS 參 數 簡 介 ... 14

1.5 研 究 動 機 ... 15

1.5.1 典型的RF IC 設計方式 ... 15 1.5.2 推薦的RF IC 設計方式... 16

二 、 研 究 內 容 與 方 法 ... 18

2.1 GPS Receiver RF IC及 系 統 的 研 究 內 容 ... 18

2.1.1 GPS的整組參考成品及應用軟體的來源...18 2.1.2 GPS成品製作內容 ...18

2.1.3 RF IC的規格來源及內容 ...18

2.2 研 究 方 法 ... 19

2.2.1 推薦的 RF IC之系統設計 ...20 2.2.2 系統的驗證方法 ...23

三 、 理 論 ... 24

3.1 本 地 振 盪 電 路 ... 24

3.1.1 本地振盪電路的規格 ...24 3.1.2 典型的本地振盪結構 ...24 3.1.3 推薦的本地振盪結構之一：為VCO加上八個頻帶 ...25 3.1.4 推薦的本地振盪結構之二：為VCO加上輸出電路 ...27 3.1.5 推薦的本地振盪電路 ...28 3.1.6 推薦的本地振盪電路模擬結果 ...33 3.1.7 此電路設計心得 ...36

3.2 石 英 晶 體 振 盪 電 路

[ 1 0 8 ] [ 1 8 ]

... 37

3.2.1 石英晶體振盪電路的規格 ...37 3.2.2 典型的石英晶體振盪電路 ...38 3.2.3 推薦的石英晶體振盪電路：為振盪電路加上電流選擇機制 ...39 3.2.4 模擬結果 ...42 3.2.5 此電路設計註解 ...43

3.3 前 端 電 路 (即 LNA+MIXER)... 44

3.3.1 前端電路的規格 ...44 3.3.2 典型的前端電路 ...44 3.3.3 推薦的前端電路 ...45 3.3.4 前端電路(LNA+MIXER)的模擬結果 ... 53

3.4 佈 線 圖 ... 54

四 、 實 驗 部 分 ... 55

4.1 本 地 振 盪 電 路 的 量 測 ... 55

4.1.1 實驗的量測配置圖及量測結果 ...55

4.2 石 英 晶 體 振 盪 電 路 量 測 ... 58

4.2.1 石英晶體振盪電路的量測配置及量測圖形 ...58

4.3Front End實 驗 結 果 ... 62

4.3.1 前端電路的增益量測 ...63 4.3.2 前端電路的NF(雜信指數)量測 ...64 4.3.3 使用頻譜分析儀來量測P1dB ...67 4.3.4 使用頻譜分析儀來量測感度 ...68 4.3.5 RFIC量測設定照片 ...71

4.4 戶 外 衛 星 實 收 測 試 ... 75

4.4.1 衛星實際接收測試 ...76 4.4.2 衛星接收模組 ...78

五 、 結 論 ... 79

六 、 REFERENCES PAPER ... 80

七 、 REFERENCES PRODUC AND DATA SHEET ... 82

八 、 研 究 生 簡 介 ... 83

圖目錄

(圖 1.3.1) GPS 在地面上所收到的信號強度 ... 14 (圖 1.5.1) 傳統的RF IC功能示意圖... 15 (圖 1.5.2) 推薦的RF IC功能示意圖... 16 (圖 3.1.2) 典型的本地振盪功能方塊圖 ... 24 (圖 3.1.3)推薦的本地振盪功能方塊及控制圖 ...25 (圖 3.1.3-1) 本地振盪頻帶分配圖 ... 26 (圖 3.1.4) 為LO OSC加上輸出及電路...27 (圖 3.1.5-1) VCO電路... 28 (圖 3.1.5-3) Buffer3 電路 ...30 (圖 3.1.5-4) Buffer2 電路 ...31

(圖 3.1.6) SK1110B5 Frequency vs. tune voltage simulation result ...34

(圖 3.1.6-1) 推薦的本地振盪器在時域上之模擬結果 ... 34 (圖 3.1.6-2) 推薦的本地振盪器在頻域上之模擬結果 ... 35 (圖 3.1.6-3) 推薦的本地振盪器其相位雜訊之模擬結果曲線圖 ...35 (圖 3.2.2) 典型的石英晶體振盪器方塊及控制圖 ...38 (圖 3.2.3-1) 推薦的石英晶體振盪器方塊及控制圖 ...39 (圖 3.2.3-2) 推薦的石英晶體振盪器電路圖 ...40 (圖 3.2.3-3) 推薦的石英晶體振盪器電路圖---電流選擇機制 ... 41 (圖 3.2.4 及圖 3.2.4-1) 石英晶體振盪電路的數位化後輸出和類比輸出之模擬結果 ...42 (圖 3.3.2) 典型的前端電路方塊及控制圖 ... 44 (圖 3.3.3-1) 推薦的前端電路方塊及控制圖 ...45

(圖 3.3.3-4) LNA Core circuit ... 46

(圖 3.3.3-5) LNA Gain simulation result ... 47

(圖 3.3.3-6) LNA Noise simulation result... 47

(圖 3.3.3-2) 推薦的前端電路----LNA的電流選擇機制... 48

(圖 3.3.3-7) MIXER Core circuit ... 49

(圖 3.3.3-6) Poly phase shifter Core circuit ... 51

(圖 3.3.3-3) 推薦的前端電路---Buffer of Mixer的電流選擇機制... 53 (圖 3.4)RF IC的佈線圖... 54 (圖 4.1.1) 本地振盪電路的量測配置圖 ... 55 (圖 4.1.1-1) 推薦的本地振盪器其相位雜訊在 100KHz處之量測結果曲線圖 ...56 (圖 4.2.1) 石英晶體振盪電路的量測配置圖 ... 58 (圖 4.2.1-1) 石英晶體振盪電路的起振時間之量測結果---約 0.7mS...59 (圖 4.3.1) 前端電路的增益量測之接線圖 ...63 (圖 4.3.2-1) 前端電路的NF量測之儀器校正畫面 ... 65 (圖 4.3.3) 量測P1dB的儀器配置圖... 67

(圖 4.3.4) 前端電路的感度量測之接線圖 ... 68 (圖 4.3.4-1)感度量測前之儀器確認：信號雜信比(S+N/N)量測前的確認畫面 ... 69 (圖 4.3.4-2)信號雜信比(S+N/N)的量測畫面 ... 70 (圖 4.3.5-1) RF IC與週邊元件實體圖 ... 71 (圖 4.3.5-2) 用測試治具固定住的P.C.B... 72 (圖 4.3.5-3)我們的測試設備組合 ...73 (圖 4.3.5-4)待測試模組的接線圖 ... 74

(圖 4.4)GPS System block diagram ... 75

(圖 4.4.1-1) 使用我們自己建立的RF IC在「 工業東七路」的定位情形 ... 76 (圖 4.4.1-2) 使用我們自己建立的RF IC在「新竹市埔頂路」的定位情形 ... 77 (圖 4.4.2-1)GPS 模組分解圖... 78 (圖 4.4.2-2)GPS 模組組合圖... 78

表目錄

(表 1.4) GPS參數表 ... 14

(表 2.2.1) Sige Semiconductor公司出品的RF IC-SE4100 的設計規格...20

(表 2.2.2) Link budget chare for GPS RF IC ... 22

在Front-end中三個主要規格都與前面的計算符合。 ...22

(表 2.2.5) 參考Sige Semiconductor公司出品的RF IC-SE4100 所建立之...22

前端電路的設計規格 ...22

(表 2.2.3) 參考Sige Semiconductor公司出品的RF IC-SE4100 所建立之...23

本地振盪電路的設計規格 ...23

(表 2.2.4) 參考Sige Semiconductor公司出品的RF IC-SE4100 所建立之...23

石英晶體振盪電路的設計規格 ...23

表(3.1.1)本地振盪電路的設計規格 ...24

(表 3.1.6) SK1110B5 Frequency vs. tune voltage simulation result... 33

(表 3.1.6-1)Phase noise simulation result table... 36

(表 3.1.6-2)本地振盪電路的模擬結果整理表 ... 36

(表 3.2.1) 石英晶體振盪電路的設計規格 ... 37

(表 3.2.4) 石英晶體振盪電路的DC總消耗電流模擬結果 ... 42

(表 3.2.4-1) 石英晶體振盪電路的AC模擬結果... 43

(表 3.3.1) 前端電路的設計規格 ... 44

(表 4.1.1-2) Frequency test result... 57

符號說明

G

：1 X 10

9

M

：1 X 10

6

K

：1 X 10

3

m

：1 X 10

-3

μ

：1 X 10

-6

n

：1 X 10

-9

p

：1 X 10

-12

F

：Unit of capacitor

V

：Unit of voltage

A

：Unit of current

Ω

：Unit of resistor

dB

：Unit of Deci-bel.(強度指數單位)

(S+N)/N

：Signal to noise ratio

簡寫說明

GPS

：Global Positioning System.

RF IC

：Radio frequency integrator circuit.

VCO

：Voltage control oscillator.

LNA

：Low noise amplifier

MIXER

：For frequency conversion

LPF

：Low pass filter

PLL

：Phase lock loop

PP

：Poly phase

Sim

：Simulation

一、

緒 論

1.1 GPS(Global Positioning System)的發展故事

五千年黃帝運用指南針，把蚩尤打得落花流水，GPS 的遠祖---指南針開始展露光 芒。約在二千年前指南針更隨著東西方的交流，傳遍世界各地。 最近，在 1985 年韓航客機，因導航系統偏差，而誤闖前蘇聯領空，導致遭攔截戰 機擊落的悲劇，此後美國便積極建立與部署衛星定位網---GPS(亦稱數位指南針)開始起 飛。經過十年的努力，GPS 系統正式佈建完成，美國總共發射了 24 枚定位用衛星，並 平均配屬到 6 條軌道上，其中 21 枚立即投入定位用途的運作，另 3 枚為部分衛星失效 時的接替備用，每枚衛星只需花 11 小時 58 分鐘即可繞行地球一周，如此的佈建可涵蓋 地球 98%的面積定位。 不過，GPS 畢竟屬軍方計畫的建設，軍方仍有顧慮，故在定位信號中掺入了部分干 擾信號，以干擾其定位精準度，此被稱為 SA(Selective Availability 選擇性可用)。 掺入干擾信號的 GPS，提供給民間使用時其誤差距離最多可達 100 米，一直到 2000 年完全解除干擾後，誤差才縮減至 15~20 米。但是即便解除 SA，軍用、民用的精度依 然不一樣。美國及其盟軍可用 P 碼，精度為 2 米，民間使用 C/A 碼(即前述的 15 ~20 米)， P 碼使用定位衛星上的 L1、L2 頻段，C/A 碼僅使用 L1 頻段。 雖然今日大家知道 GPS 是由衛星網所建立的定位系統，但事實上 GPS 只是美國方 面的計畫稱呼，其他國家也各自有他們的衛星定位、導航的佈建計畫。例如前蘇聯於 1982 年就提出 GLONASS(Global Navigation Satellite System)計畫，預計在 3 個軌道上部署 8 枚衛星。中國大陸方面亦有「北斗導航系統」計劃。但是目前最普及且確定用戶端可免 費接收定位服務的仍是 GPS，其他系統則有些問題及困難待克服。如前蘇聯的 GLONASS 計畫，更是在共產解體後，而無力持續發射替用衛星，使得這個系統無法持續涵蓋全球。 而中國大陸的「北斗導航」計劃還處於研發階段，尚未建置完成。

說不定將來以 GPS 為基礎的時鐘、手錶即將取代現在的石英式時鐘、手錶，就像機械 表被淘汰的如出一側。當然 GPS 式的時鐘其最大的優點是「時間與發射台同步」。下一 節將介紹一些 GPS 可能的應用。[13]

1.2

GPS的應用介紹

z 緣起 在六十年代中期，美國空軍及海軍為了軍事上導航和定位方面的需要各自研擬了定 位計劃。於 1973 年時，美國國防部整合這兩項計劃，並且將它擴大應用於民事的定位 測量上，而發展成現今之

全球定位系統 GPS(Global Positioning System)。 z 高性能的 GPS 其能力在： 平面精度可達 0.4m，高低精度可達 1.5m。 z GPS 可以做成各種不同的應用，例如： 軍事用途：飛彈，精靈炸彈，地面部隊的優化一一美國精銳部隊-沙漠雄獅，船艦 戰機的優化。 民生用途：汽車防盜，車輛派遣，行車記錄，登山，透過 E911-3G-可做成 indoor GPS 船隻、汽車、飛機等的衛星導航。 測量用途：大地面積，地層下陷。 科學用途：地殼變動，對流層水氣含量，電離層全電子含量 下列文章中我們將開始敘述 GPS 的射頻積體電路，並期待將來的人們更方便、迅速 的實現以上的各種應用。[14]

1.3

GPS 的接收功率簡介

查閱資料得知衛星與地面的載波信號強度如下圖所示，並知 GPS 需能接收- 130dBm 以下的載波信號。[15] (圖 1.3.1) GPS 在地面上所收到的信號強度

1.4

GPS 參數簡介

我們從美國交通部的官方網站上獲得如下的 GPS 參數。[110]

Item Number

Unit

衛星與地面的距離

20180 Km

RF Frequency

1575.42

MHz

Satellite Transmitter Power

21.9

W

EIRP 56.8

dBm

Polarization Mismatch

(Right Hand Circular)

- 3.4

dB

Propagation Loss in Space

- 184.4

dB

Loss in Atmosphere

- 2

dB

Receiver Power

-130

dBm

Signal Bandwidth

2

MHz

1.5

研究動機

看了前面 GPS 的簡單介紹之後，我們知道 GPS 是一個能豐富未來生活的科技。剛好 GPS 裡面包含了我們的學習領域---RF IC。而且 RF IC 在此系統中佔有舉足輕重的地 位，所以我們就把重點放在 RF IC 的探討上，以下就是我們的探討報告。

1.5.1

典型的 RF IC 設計方式

典型的 RF IC 設計方式，是由單一的方塊各自完成後，再組裝成一個較大的功能方 塊，最後再組成一個完整的 RF IC 如圖 1.5.1，包含 LNA、Mixer1……等[1]。雖然上述 的設計方式，符合邏輯，但是有經驗的工程師知道，設計工作很少有這麼順利的情況！ (圖 1.5.1) 傳統的 RF IC 功能示意圖 在經驗上，我們常遇到的問題是：當我們把所有的功能方塊，組合在一起的時候， 我們就無法對某些功能作測試了。且因為信號線沒有拉出來，故也不能灌信號進去(若 信號線全拉出來，則 IC PIN 就太多了，我們知道這樣的方法對性能的影響甚鉅)。當然 我們可以用裸晶測試，但裸晶測試需要使用-高頻電子顯微鏡測試設備 (RF Probe station)，且此設備不但價格高昂、操作起來更是耗時費力，還得在裸晶上，先預放測試 點才能測試，非常不方便。

更致命的是：組合一些功能方塊之後，某些功能居然出了問題，且導致整個 IC 無 法繼續驗證下去，使得整個工程團隊的努力付之一炬。福無雙至，禍不單行，惡夢並未 因此打住，更糟的是這個 IC 的某些內部方塊，是在組合後才出問題的且又無法偵測， 所以我們並未找到真正的原因。如果運氣不好，再加上經驗未成熟，則試做(Tape out) 再多次也是枉然的！

1.5.2

推薦的 RF IC 設計方式

因此我們迫切需要一個巧妙的設計，以便在無 RF Probe station 設備的實驗室裡，就 能立刻完成測試及偵錯，進而確認問題，以確保下一次 Tape out 的成果。此巧妙的設計 機制，即為本文所推薦的 RF IC 設計法 (如圖 1.5.2)所示，虛線所示即為與傳統方式不 同之處。簡單的說我們使用改變 DC 電流的方法來最佳化 LNA 及 Mixer，然後亦將一個 OSC 變成八個 OSC，如此一來我們的成功機會將比典型的設計之機會提升許多了。 (圖 1.5.2) 推薦的 RF IC 功能示意圖

誠如功能示意圖(圖 1.5.2)所展示的樣子，我們只是在大多數的功能方塊間，加上一 些可控制的信號開關(SWITCH)及輸出/輸入(I/O)緩衝器。如此我們就可以測得到大多數 的功能方塊或群組方塊，進而達到最佳化規格的設計目的。 我們採用 3wire[12] [109]，來控制這些信號開關，以減低 RF IC 的設計困難度。 3wire 雖已被成熟的運用做為 RF IC 的電流開關，甚至先進的 RF IC 設計已將它設計成 自動校正系統以提高良品比率，雖與本文相較之下確有異曲同工之妙。但本文運用 3wire 來改善設計困難度，在目的上不完全與其它運用相同。所以 3wire 是一種控制開關，至 於它的應用應是包羅萬象。

1.5.3 系統方塊圖說明

在 1.3 節中求的 Receiver LNA IN PUT 為-130dBm 以下。在未加上數位電路處理之 前 LNA IN PUT 為-130dBm +43dBm=-87dBm，所以理論上純 RF 部分只要做到-87dBm 即可，因為數位電路會提升 43dB 的增益，我們稱為 Processing Gain。 (如圖 1.5.2)所示，在此系統中我們選擇 20MHz 為第一中頻，4MHz 為第二中頻。 主要是因為此種架構具有如下優點： 1. 可以避免處理 DC OFF SET 的問題。 2. 有外部現成的濾波器可購買使用。 3. 採取兩個中頻可以避免 IC 內之中頻放大器使用大電容，而佔用晶片面積。 我們使用了假象拒斥混波器[3]_{，以節省一個外部假象濾波器。} 註：本文中尚未討論“假象拒斥混波器＂的問題，僅參考現成電路製作。 系統頻率計算： RF=1575.42MHZ LO=1554.96MHz ∵IF=1575.42-1554.96=20.46(MHz)

二、 研究內容與方法

本章將開始敘述我們的研究內容及方法。

2.1 GPS Receiver RF IC及系統的研究內容

由於我們將所有的心力都聚焦在 RF IC 的設計上，所以我們對於其他必需的資源都 採取外購的方式來進行。下列將敘述一些關鍵資源的出處。

2.1.1

GPS的整組參考成品及應用軟體的來源

此參考成品以台幣 3500 元購自交通大學內的附設書局。購買此成品時即附增試用 60 天的應用軟體。由於此成品已含天線，所以我們就有了現成的天線了。 當然此成品也含整套的基頻零組件及韌體，所以我也擁有這些基頻零組件及韌體 了。

2.1.2 GPS成品製作內容

當擁有這些軟硬體後，我們只要將此參考成品的 RF IC 挖除並換上我們自己設計的 RF IC 之後，那就可以驗證自己設計的 RF IC 了。(話雖如此，但是情並沒有這麼簡單， 事實上我們事先經過仔細的核對、測試及評估才如此替換的。)這就是我們製造此 GPS 成品的方法。當然製造此 GPS 成品並非我們的最終目標，我們的最終目的是在驗證“內 建測試機制的衛星定位接收機＂，不過要先有 GPS 成品才能驗證此“RF IC＂能否收到 衛星的信號，這也是我們去買這組成品的原因。

2.1.3 RF IC的規格來源及內容

從美國交通部海岸巡防隊(U.S COAST GUARD)出版的 GPS 標準定位信號規格中 (Global Positioning System standard positioning service signal specification)， 我們知道了系統規格，並且因為它是權威單位，所以我們把它當作最高的設計原則。(圖 2.1.3)為美國交通部海岸巡防隊的網頁，從這裡可以查到一些 GPS 所需的規格。[110]

從拆解外購的整組 GPS 中，我們知道了此 RF IC 的型號為:SE4100L。這顆 RF IC 的詳細規格如附錄一、GPS Receiver RFIC Data sheet-SE4100 from Sige Semiconductor。

因為這是此系統的 RFIC 規格，所以這個規格成為最靠近我們將推薦的“RF IC＂之規 格。[111] 從上列兩個規格來源中，我們整理出新的規格，以便讓我們在設計本文將推薦的 “RF IC＂時，有一個遵循的標準。由於這篇論文將焦點集中在 RF IC 的設計方法上， 故對於 IC 的 Performance 之追求，除了依據整理出的新規格外，我們就僅先止於能否收 到衛星並執行正確的定位為止。 除了上列兩篇主要的依據文章外，我們也收集了一些大廠的同類產品及 DATA SHEET，來做為輔助的參考，以增強我們自製規格之可信度，這些資料來源列在此論文 的最後頁----

REFERENCES PRODUC AND DATA SHEET.

2.2 研究方法

在 1.1 節的研究動機中我們提及 RF IC 在設計上，常常遭遇到規格逼近不易的問題， 在此我們提出一個規格逼近法，就是在設計 RF IC 時我們就在內部建立測試機制。在此 我們將研究方法敘述如下：

1. 以 Sige Semiconductor 公司出品的 RF IC-SE4100 為參考基準，再重新設計出一顆 “內建測試機制的 GPS Receiver RF IC＂。

2.2.1 推薦的 RF IC之系統設計

為了方便說明，首先我們將電路方塊圖更進一步重繪出於下並將欲展示的部分用虛 線框起來，然後使用數學式子把所需的規格計算出來並作成表格。此偏論文著重於 RF IC 的設計方法，至於系統及 Processing Gain 是列於參考書目 [15] 。

(圖 2.2.1)電路方塊圖

解析及量測 Sige Semiconductor 公司出品的 RF IC-SE4100，我們整理出整個 RFIC 的規格如下表：

Item Specification Unit

Input power range -94~- 40 dBm

Cascade Gain 100~110 dB

(S/N) required 8~10 dB

Filter Bandwidth 2 MHz

Signal Bandwidth 1 MHz

(表 2.2.1) Sige Semiconductor 公司出品的 RF IC-SE4100 的設計規格 LNA MIXER1 20MHz LPF MIXER2 IF AMP 4MHz LPF Base band Out put LO OSC PLL Crystal OSC A D C TO CPU Front End

我們使用課本上的方法並將此方法建立成試算表，以方便分配 IC 內部各個方塊的增 益及雜信指數。[1] [17] Power Gain 的分配依據：我們根據外接零件廠商所提供的電性資料(如 20M-LPF、 4M-LPF)及量測一般單級 RF IC 的增益分配成如下表數值。 P1dB 的分配依據：參考上表 2.2.1 知道 RF IC 最高輸入為-40dBm，所以我們將 LNA 的 P1dB 定為-40dBm。預估 MIXER1 具有不超過 20dB 的增益所以我們決定 MIXER1 P1dB 為-20dBm。由於 LOW PASS FILTER 為被動元件，它的 P1dB 大於 20dBm 但因為此接收 路徑信號不會超過 10dBm( 限制放大器 IF AMP 的作用)，所以我們決定 20M-LPF 及 4M-LPF 之 P1dB 大於 10dBm 就可以了。此衛星定位為調頻系統[3]所以我們可將信號做 振幅限制放大，因此 IF AMP 是一組高增益(80dB)的限制放大器，這樣的安排不但可以得 到高的增益而且也不需太高的線性信號動態範圍，我們將它定在大於 0dBm 就符合系統 所需了。事實上經過我們如 1.3 節的估算，衛星信號到達 LNA 的強度不會大於-60dBm 所以- 40dBm 的預估是至少留 20dB 的寬鬆餘度。 IIP3 的分配依據：從課本中的導出結果中，我們得知 P1dB 與 IIP3 約差 9.6dB 所以我們 將 IIP3 定為 P1dB 加 10dB 之值。[17] 下表為上列各項目之整理列表及多級增益公式。 Total Gain(dB)= G1(dB)+ G2(dB)+ G3(dB)+- - - -- - - -- - - -公式(1) Gain name LNA MIXER1 20M-LPF IF AMP MIXER2 4M-LPF

Gain stage G1 G2 G3 G4 G5 G6 Total Unit Power Gain 18 11 -6 80 10 -3 110 dB P1dB >-40 >-20 >10 >0 >0 >10 NA dBm IIP3 >-30 >-10 >20 >10 >10 >20 NA dBm 接著我們來分配各級雜信指數，再來計算可接收的最小信號強度，在專業術語中我 們稱它為感度(Sensitivity)。 Ftot=F1+(F2-1)/(G1)+(F3-1)/(G1G2)+ (F4-1)/(G1G2G3)+ - - - -公式(2)

Gain name LNA MIXER1 20M-LPF IF AMP MIXER2 4M-LPF

Noise Factor F1 F2 F3 F4 F5 F6 Unit Factor value 2.5 10 6 20 12 3 dB

Gain stage G1 G2 G3 G4 G5

Gain times 18 198 -1188 -95040 158400 Ftot Ftot(dB) F1+(Fn-1)/Gn! 2.5 0.5 0.0014 -4E-06 2.7E-11 3E-17 3.0 4.77

(S/N)input=Ftot+(S/N)output+10 log(fb/B) - - - -公式(3) (S/N)input= Ftot(dB) (S/N)output(dB) Filter BW Signal BW log(fb/B) (S/N)input

4.77 12 2000000 1000000 3.01 19.8 (S)input=-174+10 log Signal BW+(S/N)input=-94.2(dBm) - - - -- - - -公式(4)

上列數值經過多次的調整分配後得到公式 4 的計算結果，我們知道此 RF IC 的接收 感度為 – 94dBm。 所以經過上列調整試算後我們擬定 IC Front-end 內部各個方塊的增益及雜信指數的 配置如下表： Gain name Item LNA MIXER1 (含 Poly+Buffer) 20MHz LPF IF AMP MIXER2 4M LPF Total Unit Power Gain 18 11 -6 80 10 -3 110 dB Noise Factor 2.5 10 6 20 12 3 5 dB

(表 2.2.2) Link budget chare for GPS RF IC

我們更進一步的將欲展示的三大方塊(Front-end 、VCO、Crystal OSC)規格詳細列出 如下表，這是一般商業販售 IC 常見之格式，我們是參考並量測它所建立起來的。 在 Front-end 中三個主要規格都與前面的計算符合。

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

RF Front-End (LNA/Mixer cascaded)

Symbol Parameter Note MIN TYP MAX Unit

RFGain Front-End Gain 25 29 34 dB

NF Noise Figure 4 6 dB

P1dB 1dB Compression

point

-38 -35 -32 dBm

(表 2.2.5) 參考 Sige Semiconductor 公司出品的 RF IC-SE4100 所建立之 前端電路的設計規格

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

VCO (Local Oscillator)

Symbol Parameter MIN TYP MAX Unit

fLO LO Center Frequency 1554.96 MHz

KVCO VCO Gain 35 MHz/V

fLOlevel LO output level -5 dBm

L10K LO SSB Phase Noise at 10KHz Offset -75 dBc/Hz

L100K LO SSB Phase Noise at 100KHz Offset -80 dBc/Hz

L1M LO SSB Phase Noise at 1MHz Offset -105 dBc/Hz

L2M LO SSB Phase Noise at 2MHz Offset Na dBc/Hz

(表 2.2.3) 參考 Sige Semiconductor 公司出品的 RF IC-SE4100 所建立之 本地振盪電路的設計規格

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

Crystal Oscillator

Symbol Parameter Note MIN TYP MAX Unit

fXTAL Oscillator Frequency 16.2 16.5 MHz

Recommended Crystal Parameters Frequency CLOAD 1 16.368 12 MHz pF tSTART Oscillator startup time to 95%

final amplitude and within 10ppm of final frequency

2 msec

Duty rate 45 50 55 %

Amplitude 2.8 3 3.2 V

Note: (1) Recommended crystal parameters assume a parallel ,fundamental model crystal is used. (表 2.2.4) 參考 Sige Semiconductor 公司出品的 RF IC-SE4100 所建立之 石英晶體振盪電路的設計規格

2.2.2 系統的驗證方法

建立如上規格表後我們將依照上列數據一一的設計及實現我們的“RF IC＂。 最後我們將挖除外購的 GPS 系統之 RF IC，並換上自己設計的“RF IC＂，以驗證 我們推薦的設計方法。

三、

理

論

本章將分節敘述 RF IC 的各個電路之理論模擬，依序是：本地振盪電路、石英晶體 振盪電路和前端電路(即 LNA+MIXER)。

3.1 本地振盪電路

3.1.1 本地振盪電路的規格

我們已於 2.2.1 節中整理出本地振盪電路的設計規格，現在為了方便說明，我們重 列(表 2.2.3)於下，以為此的設計規格之憑據: [8]

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

VCO (Local Oscillator)

Symbol Parameter MIN TYP MAX Unit

fLO LO Center Frequency 1554.96 MHz

KVCO VCO Gain 35 MHz/V

fLOlevel LO output level -5 dBm

L10K LO SSB Phase Noise at 10KHz Offset -75 dBc/Hz

L100K LO SSB Phase Noise at 100KHz Offset -80 dBc/Hz

L1M LO SSB Phase Noise at 1MHz Offset -105 dBc/Hz

L2M LO SSB Phase Noise at 2MHz Offset Na dBc/Hz

表(3.1.1)本地振盪電路的設計規格

3.1.2 典型的本地振盪結構

一般典型的本地振盪電路結構如(圖 3.1.2)，基本上它包含一個振盪器、輸出級 和受控端，受控端是接受控制電壓以調整振盪頻率。

(圖 3.1.2) 典型的本地振盪功能方塊圖

VCO

Out 控制電壓 Vt

3.1.3 推薦的本地振盪結構之一：為VCO加上八個頻帶

傳統上，欲達到上表中的 LO 頻率目標(1554.96 MHz)可能需要幾次的試做才能到達 目標，當然我們可以把 VCO Gain 擴大，就足夠應付理論與實務的誤差(通常總誤差達 30%，經驗上粗估理論與實務的誤差約+/-5%共占 10%，製程誤差約+/-10%共占 20%)，但 這時候相位雜信就可能超過上表中的規格了。下列式子表示 30%的誤差換算成頻率是 466.476MHz，若 VDD=3V 則 VCO Gain 需 155.492MHz/V 才行。 1554.96 X 30%=466.476(MHz) 466.476/3=155.492 (MHz/V) 為了縮短設計時程及希望在第一次的試做中就可以命中目標，並使 VCO 的控制電 壓大約維持在 1/2 VDD 之間(以應付溫度的飄移)，因此我們推薦在 VCO 電路內，建立 8 個可切換的頻帶，以便設計者能輕鬆的就達到這個目標。此推薦做法如下示意圖(圖 3.1.3)，加底線的文字方塊為我們新加上的電路，加底線的文字方塊為原本的傳統電路。 (圖 3.1.3)推薦的本地振盪功能方塊及控制圖 如上圖(圖 3.1.3)右方所示，共有 3 個位元，可供切換至 8 個頻帶。如此可使 VCO Gain 大幅降低到 19.4365MHz/V。下列 3 個式子表示 VCO Gain 可由 155.492MHz/V，大幅降 低到 19.4365MHz/V。 1554.96 X 30%=466.476(MHz) 466.476/8=58.3095 (MHz) 58.3095/3=19.4365 (MHz)

VCO

VCOF0 VCOF1 VCOF2 Out 控制電壓 VT

不過為了避免頻率有不連續的情況發生，我們讓每個頻帶都有約 50%的重疊，所以最後 的 VCO Gain 必須再增加 2 倍，為 38.873MHz/V。因此我們重新列式計算最後的 VCO Gain 如下: 1554.96 X 30%=466.476(MHz) 466.476/ (8/2) =116.619(MHz) 116.619/3=38.873 (MHz) 所以整個頻帶以 1554.96MHz 為中心，並擴展 466.476MHz，變成從 1321.6865MHz 到 1788.1535MHz。為了詳細闡述這個頻帶分配的想法，我們將此 8 個頻帶的配置示意圖(圖 3.1.3-1)繪製如下: (圖 3.1.3-1) 本地振盪頻帶分配圖 依照這個做法，理論上即可很容易的達到上表所列的相位雜訊之規格。 在撰寫此論文的過程之中，我們已蒐集到一篇標題為「片上 VCO 可以進行數位化調 整」的文章，此文章敘述如何將這 8 個頻帶做成自動選擇機制並可在 Cadence 的 Spectre RF 上模擬。此文出自 2004/12 月的電子工程專輯，網址是:www.eettaiwan.com，作者是 Franck Banag，他的工作單位是:Cadence 設計系統公司/類比/混合訊號/RF 組/主管設 計工程師。 50% 58M 58M

116MHz

466.467MHz

58.3 x 8 =466.4(MHz)

1321.6865MHz 1554.96MHz 1788.1535MHz

3.1.4 推薦的本地振盪結構之二：為VCO加上輸出電路

為了量測及驗證此 VCO 的性能，我們在 IC 內部，為 VCO 建立了輸出及輸入電路， 現在將示意圖(圖 3.1.4)繪製如下以方便說明: 加底線的文字方塊為我們新加上的電路， 無加底線的文字方塊為原本的傳統電路。

(圖 3.1.4) 為 LO OSC 加上輸出及電路

從圖中我們可以看出 VCO 信號經由 Buffer3 及 Buffer2，可到達輸出入 Pin (LOP 及 LON)，如此我們即可在 IC 外面量測到 VCO 的「類真」性能了，包括振幅、頻率和相 位雜訊等重要參數(因為 VCO 信號經過一個額外的 Buffer2，所以我們稱此信號為「類

真」，故量測到的性能亦稱為「類真」性能)。

可以從 IC 外面灌入 1554.96 MHz 的信號，以取代 IC 內部的 VCO 之功能(通常外灌信號 是使用射頻信號產生器)。當然這個時候須改變一下電路的偏壓情況，才能使 VCO 的信 號路徑依我們的意思行進。事實上改變的是︰供給 Buffer1 所需的偏壓，及切斷 Buffer3 和 Buffer2 的偏壓。

3.1.5 推薦的本地振盪電路

震盪電路依輸出波形分類為:弦波、方波及三角波，當然我們需要的是弦波。弦波振 盪電路又區分為低頻用(如 RC 三節相移震盪器)及高頻用(LC 震盪器)。在此我們參考一 般商用 IC 常用的振盪電路而採用了 LC 交互偶合震盪電路。[111] _{下圖(圖 3.1.5-1)的四個} 電晶體(PM0,PM1,NM16,NM17)及電感(L2,L3)則是 VCO 的核心(LC 交互偶合震盪電路)。 此電路的中間的兩個輸出阜則是 VCO 的輸出端點，此端點將接到下一個緩衝級 (Buffer3)。又此電路的中間上方的單一輸入阜是此 VCO 的偏壓電流輸入點。這是一正回 授電路，當電源足夠時它的雜訊會在 L、C 諧振點(f=1/2π√LC)累積，經過幾個週期後 就會起振盪了。在元件方面較值得一提的是我們採用台灣積體電路公司所提供的環狀型 電感。 (圖 3.1.5-1)VCO 電路

在下圖中(圖 3.1.5-2)的左下方有三個輸入阜(VCOF0~VCOF2)，就是 3.1.3 節所提到的 頻帶選擇輸入阜(3-wire bit 0~2)，它們是用來選取電路中間的電容，以實現八個頻帶的功 能。上方中間的單一輸入阜是 VCO_CTRL(控制頻率的電壓)，C30~C35 是變容二極體， 這是微調頻率的主要裝置。 NM18 將 C29 和 C27 串接在一起，就如同 C33 和 C34 一般結構，使 VCO 看到的電 容效應更大。NM10 與 NM15 是當作電阻使用以確保 NM18 的源極與汲極偏壓都在 0V， 避免此二極偏壓處在未知狀態。 (圖 3.1.5-2)VCO 頻帶選擇電路

在下圖中(圖 3.1.5-3)就是 3.1.4 節所提到的 Buffer3 電路，此電路最主要是提供 VCO 與下一級電路有較好的隔離。所以它被設計成擁有高的輸入阻抗及低的輸出阻抗。為了 防止電路工作點飄移我們亦採取直流回授的機制，讓此電路的穩定性更佳。

在下圖中(圖 3.1.5-4)是 3.1.4 節所提到的 Buffer2 電路，此電路最主要是使 VCO 能輸 出到 IC 外面，以便使用 50Ω儀器來量測它。故在非量測時此電路是被關掉的，所以他 的消耗電流不計在 IC 的消耗電流內。當這個電路工作時它的消耗電流約為 10mA，設計 上的特色是輸出阻抗可由外界設定，如 50Ω，75Ω---等。

此電路是 IC 平衡輸出的外界電路，我們在模擬時加上這個 Balum(K0)電路，以便將 來與儀器測試結果做對照。這個電路主要的目的是將 IC 的平衡信號，轉換成非平衡信 號，以利單端儀器量測(例如：頻譜分析儀等)。最右端的 PORT0 是代表 50Ω的儀器阻抗， 這個符號是模擬軟體特有之形狀。LOP、LON 是 IC 的平衡輸出，可對照到示意圖 (圖 3.1.4) 。 (圖 3.1.5-4) IC 本地震盪器之外界電路

3.1.6 推薦的本地振盪電路模擬結果

下表(表 3.1.6)為推薦的本地振盪器之輸出頻率模擬結果，統計曲線如(圖 3.1.6)。輸 出信號如(圖 3.1.6-1)。雖然此模擬結果的最低頻及最高沒有符合(圖 3.1.3-1 頻帶分配圖) 般的描述值，不過此結果的每一個頻帶都有將近 50%的重疊，不會出現不連續的情形。 在下表中(表 3.1.6)我們設計了從 1431MHz~1741MHz 的頻率範圍，不過將來只用到 一個頻率，就是 1554.92MHz。其對應之曲線亦繪於下圖(圖 3.1.6)。

Frequency Simulation result Unit=(MHz) KVCO Unit=(MHz) 3Wire_12 11 10 C_Bin VCO_F2 F1 F0 Vt=0.7V Vt=1.5V Vt=2.8V Band Average 0 0 0 0P 1665 1702 1741 36.2 0 0 1 0.25P 1627 1662 1699 34 0 1 0 0.5P 1588 1620 1654 31 0 1 1 0.75P 1555 1586 1618 30 1 0 0 1.0P 1517 1545 1575 27.6 1 0 1 1.25P 1488 1515 1543 26.2 1 1 0 1.5P 1457 1483 1509 24.76 1 1 1 1.75P 1431 1456 1481 23.8 29.2

(圖 3.1.6) SK1110B5 Frequency vs. tune voltage simulation result

下二個圖為推薦的本地振盪器，分別在時域及頻域上之模擬結果。它的振幅約有 500mVp-p，相當於 0dBm 左右的功率(在 50Ω的阻抗中)。

(圖 3.1.6-2) 推薦的本地振盪器在頻域上之模擬結果

下列的(表 3.1.6-1)，為(上圖)相位雜信的模擬結果之整理表。 Conditions：VCC=VDD=3.0V,TA=25℃, Offset Specifications Simulation Result Unit 10KHz -75 -81 dBc/Hz 100KHz -80 -111 dBc/Hz 1MHz -105 -133 dBc/Hz 2MHz Na -139 dBc/Hz

(表 3.1.6-1)Phase noise simulation result table 我們在本節最後將規格與模擬結果，整理於下(表 3.1.6-2)中。

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

VCO and Local Oscillator

Symbol Parameter Spec Simulation result

Unit

fLO LO Center Frequency 1554.96

+/-0.01

Na MHz

KVCO VCO Gain 30+/-10 23.8~36.2 MHz/V

fLOlevel LO output level >-5 0 dBm

L10K LO SSB Phase Noise at 10KHz Offset <-75 -81 dBc/Hz

L100K LO SSB Phase Noise at 100KHz Offset <-80 -111 dBc/Hz

L1M LO SSB Phase Noise at 1MHz Offset <-105 -133 dBc/Hz

L2M LO SSB Phase Noise at 2MHz Offset Na -139 dBc/Hz

(表 3.1.6-2)本地振盪電路的模擬結果整理表

3.1.7 此電路設計心得

為 VCO 內建 8 個頻帶及輸出入電路後，此 VCO 介面變得更友善、更容易操作，相 對的也能使設計者更深入的了解自己設計的電路，進而縮短試作次數。

3.2 石英晶體振盪電路

[108][18]

在此節中我們將開始石英晶體振盪電路的電腦模擬。由於我們將電路的設計方法列 為重點，所以石英晶體的模型及各種起振電路的詳細說明，請參考到[108] RAKON DATA SHEET “RSX-3 Very small low profile AT-cut quartz crystal＂和[18] Robert J.Matthys , Crystal Oscillator Circuits, Krieger publishing company Malabar,Florida.1992. 二資 料，在此就謹簡單介紹。

3.2.1 石英晶體振盪電路的規格

我們已於 2.2.1 節中整理出石英晶體振盪電路的設計規格，現在為了方便說明，重 列(表 2.2.4)於下，以為此的設計規格之憑據：

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

Crystal Oscillator

Symbol Parameter Note MIN TYP MAX Unit

fXTAL Oscillator Frequency 16.2 16.5 MHz

Recommended Crystal Parameters Frequency CLOAD 1 16.368 12 MHz pF tSTART Oscillator startup time to 95%

final amplitude and within 10ppm of final frequency

2 msec

Duty rate 45 50 55 %

Amplitude 2.8

₃

3.2 V

Note: (1) Recommended crystal parameters assume a parallel ,fundamental model crystal is used. (表 3.2.1) 石英晶體振盪電路的設計規格

3.2.2 典型的石英晶體振盪電路

典型的石英晶體振盪電路如下圖：它包含了一個振盪器、輸出緩衝器和電流供應電 路，石英晶體是外掛在 IC 外面的元件。由於此電路起振與否，是由主振盪器(Crystal OSC) 的負電阻決定的。而著上顏色的方塊-電流供應電路(200uA)的作用是改變主振盪器之負 電阻，所以下一節我們將由此著手改變設計的方法。 (圖 3.2.2) 典型的石英晶體振盪器方塊及控制圖

3.2.3 推薦的石英晶體振盪電路：為振盪電路加上電流選擇機制

經驗上，在量測石英晶體振盪電路時，我們常遇到不起振或是要用電表棒碰一 下 IC 腳，才起振的窘境，在這個時候通常只要把振盪電路的電流加大些(事實上是增加 負電阻)，則此石英晶體振盪電路就表現得很正常了。不過在 IC 的設計上，我們都希望 儘量節省電路面積及消耗電流。所以很明顯的，我們期望設計一個性能正常，且電路面 積及消耗電流都儘量小的最佳振盪電路。 我們將此電流選擇機制繪製如下，以方便說明：著上顏色的方塊是有別於傳統電路 之處，也就是我們推薦的電路設計方法。 (圖 3.2.3-1) 推薦的石英晶體振盪器方塊及控制圖 從上圖中我們可以看到，石英晶體振盪電路的偏壓電流，可透過 3-Wire 來做選擇，

分別是：200uA、300uA、400uA 及 500uA 等 4 種。有了這 4 種電流供選擇之後，則此電 路更能適應不同的製程變化及各種不同的石英晶體參數了。換句話說，有了此偏壓電流 選擇機制，則 RF IC 設計者更能高枕無憂。

有數種的石英晶體振盪器電路可供我們來做為設計電路的參考，如反向器式振盪器 [18]、Colpitts oscillator[18]及 Hartley oscillator[18]等。在此我們仍依我們購買的 Sige Semiconductor 公司出品的 RF IC-SE4100 所採用的考畢子振盪器電路，來做為設計的參 考電路。 下圖(圖 3.2.3-2)是我們採用的考畢子振盪器電路而設計成的石英晶體振盪器電路。 (圖 3.2.3-2) 推薦的石英晶體振盪器電路圖 電路運作簡單說明：NM6 是主放大器，它提供足夠的增益以利震盪的產生。I56 電 路方塊是一個電流選擇電路，它使得電流鏡有 4 個定額電流可用(40uA、60uA、80uA 及 100uA)，連接到 PM0，PM12 是一組 1：5 的電流鏡它們提供主放大器定額的偏壓電流， 所以最後可分別供應振盪器 200uA、300uA、400uA 及 500uA 等 4 種電流。I56 內部的電 路討論如下頁。I79 為一限制放大器它使得輸出的波形為極似方波(CLOCK)，此(CLOCK)

即為整個 RF IC 之標準時脈，它亦當成第二次降頻之本地振盪器。 石英晶體與附帶零件，例如並聯電阻與雙電接地電容皆採外掛方式。而 Crystal 是接 在 NM62 的源極與汲極兩端[108][18] _。 當然為了適應不同的製程變化及各種不同的石英晶體參數，我們設計了---電流選擇 機制(圖 3.2.3-2，I56)，其電流的操作方式如電路圖所示的邏輯狀態之對應。 (圖 3.2.3-3) 推薦的石英晶體振盪器電路圖---電流選擇機制 如上圖所示這個電流選擇電路可以提供 40uA、60uA、80uA 及 100uA 等 4 種電流供 主放大器使用。以改變主放大器的起振能力以便適應不同的製程變化及各種不同的石英 晶體參數，避免 IC 做好了卻無法起振的窘境。(雖然有時候我們經過詳細模擬精算，但 是有一句諺語說：人算不如天算。我們還是要留有預防萬一不起振的方法)

3.2.4 模擬結果

下列二圖(圖 3.2.4 及圖 3.2.4-1)依序展示的是：石英晶體振盪電路的數位化後輸出和 類比輸出之模擬結果。類比輸出是石英晶體振盪電路本身的輸出。數位化波型是 I79 限 制放大器的輸出，其實此 I79 限制放大器內部僅為三個反向器所組成，我們將反向器當 成限制放大器來使用了。下二之模擬結果是在最小號電流 200uA 模式下所得之結果。

：/out

(圖 3.2.4 及圖 3.2.4-1) 石英晶體振盪電路的數位化後輸出和類比輸出之模擬結果 下表(表 3.2.4)展示 4 種電流選擇機制，的石英晶體振盪電路，之總消耗電流。 模式： Select1 Select0 模擬結果 (此電路總耗電流) Unit

200uA 0 0 743 uA

300uA 0 1 868 uA

400uA 1 0 992 uA

500uA 1 1 1150 uA

我們將規格及模擬結果，一起展示於下(表 3.2.4-1)中。

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

Symbol Parameter Note SPEC

_Sim

Unit

fXTAL Recommended Crystal Parameters Frequency CLOAD 1 16.368 12

16.368

MHz pF tSTART Oscillator startup time to 95% final amplitude and within 10ppm of final frequency 2

_0.2

msec Duty rate 50%+/-5

_50%

NA Amplitude 3+/-0.2

₃

V Note 1.石英晶體震盪器的震盪頻率，是依外掛的石英晶體來決定頻率的。 (表 3.2.4-1) 石英晶體振盪電路的 AC 模擬結果

3.2.5 此電路設計註解

當然精準的元件模型和計算可以達到最我們的期望，不過這僅是理論值而已。 而且因為我們是 IC 供應者，僅能建議我們的客戶(IC 使用者)採用特定的石英晶體，所以 我們可能需要一個調整電流的機制，來適應各種不同的參數的石英晶體。甚至這個電流 調整機制，還可能有機會拯救，萬一不幸失效的設計。

3.3 前端電路(即LNA+MIXER)

3.3.1

前端電路的規格

我們已於 2.2.1 節中整理出前端電路的設計規格，現在為了方便說明，我們重列(表 2.2.3)於下，以為此的設計規格之憑據： [4][5][6][7][9]

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

RF Front-End (LNA/Mixer cascaded)

Symbol Parameter Note MIN TYP MAX Unit

RFGain Front-End Gain 25 29 34 dB

NF Noise Figure 4 6 dB P1dB 1dB Compression point -38 -35 -32 dBm (表 3.3.1) 前端電路的設計規格

3.3.2 典型的前端電路

典型的前端電路細部方塊如下圖(圖 3.3.2-1)，它主要包含一個低雜信放大器(LNA) 和一個鏡像拒斥混波器(MIXER) [3]_{，在頻率經過轉換後，它需要兩個雙端轉單端的轉換} 電路(PP)及輸出緩衝器(BUF)，來推動下一級的電路。 (圖 3.3.2) 典型的前端電路方塊及控制圖

3.3.3 推薦的前端電路

前端電路含有兩個重要的電路，如 LNA 和 MIXER。LNA 之設計我們僅採用了一般 單端輸入電路，不過為了讓此 LNA 有良好的接地特性，我們將此接地特別接一支腳到 外部來。MIXER

之設計則採行常用的雙端 Gilbert cell 之電路。由於本論文主要目的是在探討 RFIC 的內 建測試機制，故對詳細的功能電路未能深入著墨[3][4][5][6][7][9]_{，但亦將 LNA、MIXER 和}

Poly phase shift 之電路圖繪出如下，接著我們進入主題來討論此測試機制。

推薦的前端電路結構如下圖(圖 3.3.3-1)，它與傳統的電路差別是：多了一些偏壓電 流選擇機制，如標上顏色的方塊。 有了這個機制，在 RF IC 製作完成後，我們就可以使用這些機制來調整此前端電路 的性能，一直到最符合需求為止。值得一提的是，這個方法幾乎不會劣化此前端電路的 性能，因為這個方法並沒有干擾信號路徑，僅控制此前端電路的偏壓電流。 (圖 3.3.3-1) 推薦的前端電路方塊及控制圖

LNA(低雜信)電路設計考量說明：

此電路主要需求為：求取雜訊與增益的平衡，以達到表 2.2.2 所示增益為 18dB 以上 雜訊為 2.5dB 以下的需求。

LNA(低雜信)電路動作簡要說明：

NM3、NM2 為一 Cascoding Amplifier circuit，此種電路的優點為可以減少米勒效應 (Miller effect)及擁有好的輸出、輸入絕緣性。我們從 LNA 電路設計[6]_{中得知電晶體最佳}

寬度 W opt=(2/3)(LCaxωoRsQs,opt)之觀念再配合模擬以設計出雜訊與增益平衡的 LNA 電路。

從圖 3.3.3-2 中我們可以看到有一個電流輸出 PORT(ib_lna)，這個 PORT 是連接到此 電路的 ibias_lna，以便控制此 LNA[17]

的偏壓電流，使得此 LNA 的特性得以被改變，以 達到比傳統設計更多特性的優勢。NM5、NM3_lna 為偏壓電流電路。LNAOUT PORT 是 接到 MIXER 的輸入端。

圖 3.3.3-5~為此電路之增益及雜訊模擬結果，增益為 18dB 及雜訊為 2.5dB

(圖 3.3.3-5) LNA Gain simulation result

電流選擇電路簡要說明：

我們為了調整前端電路的性能，故設計此一電流選擇機制。我們可以操作 LNAIBA 及 LNAIBS 的邏輯狀態，來決定 ib_lna 之電流大小，並調整前端電路的性能(ib_lna 是 接到 LNA 之電流境 ibias_lna)。

當邏輯輸入為 1,0 時則送到 LNA 的偏壓電流為最小(70uA)，如(表 3.3.4 模擬結果) 所示。若邏輯輸入為 0,1 時則送到 LNA 的偏壓電流為最大(180uA)。如此我們即可擁有改 變 LNA 特性的四個機會，比傳統的單一特性機會多了三個。

MIXER 電路設計考量說明： 此電路主要需求為：求取高的轉換增益。依表 2.2.2 所示需要 11dB 的功率增益，唯 因系統上使用了兩組 MIXER 電路，所以單一 MIXER 電路需要 8dB 以上的增益即可滿足 系統需求。(兩組電路之振幅為一組的兩倍，所以可以增加 3dB) 我們使用 P1dB 來衡量此電路的線性工作範圍。假設 LNA 端的輸入信號小於 -40dBm，則此電路之 P1dB 為-20dBm 即可滿足系統所需。 MIXER 電路簡要說明： 此為傳統的主動式混波器[17]，NM 6、NM7、NM7、NM10 為混波器，NM11、NM12 連接到 LNA 的輸出端。因為 LNA 為單端輸出所以 NM11 的閘級用電容接地，以便將此 單端信號轉換成雙端信號。

(圖 3.3.3-7) MIXER Core circuit

約在-10dBm。我們將以此 Mixer 擔任降 RF 到 IF 的工作。

(圖 3.3.3-8) Simulation result for MIXER conversion gain

MIXER OUT P1dB

-35 -30 -25 -20 -15 -10 -5 0 5 10 15 0 -5 -10 -15 -20 -25 -30 -35 -40

MIXER I/P (dBm)

M

IXE

R O/P (

dBm)

MIXER O/P

_1dB/dB

(圖 3.3.3-9) Simulation result for MIXER P1dB=-10dBm P1dB= -10dBm

Poly phase shifter[17]電路動作簡要說明：

此為傳統的相位 90°移動器[17]。它將輸入信號轉 90°後輸出。它的信號損失約為 1dB。

Buffer 電路簡要說明：

此電流選擇機制是調整 vbp、vbn 的電壓，進而調整輸出電路的驅動能力。此電路 有兩個操作狀態，即是設定 BUFIBA 為邏輯 high 或 low.當邏輯 High 時 Buffer(Core diff amp) 則消耗比較大的電流，若為邏輯 Low 時 Buffer(Core diff amp)則消耗比較小的電流。如此 我們又擁有兩個不同的電路特性了。

組合 LNA 與 Buffer 兩種電路特性，我們總共可以得到八個特性，比傳統單一特性 的做法多了七個特性。

在使用最經濟電流之下，它的電壓增益約為 1dB。剛好補足 Poly phase shifter[17]_電

(圖 3.3.3-3) 推薦的前端電路---Buffer of Mixer 的電流選擇機制

3.3.4 前端電路(LNA+MIXER)的模擬結果

Input control signal Simulation Result DC current Consumption LNA Low bias-BS B [16] LNA High bias_BA C [15] Mixer BUFIBA D [14] LNA (mA) MIXER (mA) RFGain SPEC>29 (dB) NF SPEC<6 (dB) P1dB SPEC>-32 (dBm) 0 0 0 3.95 11.86 32 4.1 -32 0 0 1 3.95 12.9 32 4.0 -30 0 1 0 4.94 11.86 33 3.7 -32 0 1 1 4.94 12.9 33 3.6 -30 1 0 0 2.09 11.86 29 5.8 -27 1 0 1 2.09 12.9 29 5.7 -27 1 1 0 3.17 11.86 31 4.6 -29 1 1 1 3.17 12.9 31 4.3 -29 (表 3.3.4)前端電路模擬結果整理表 利用模擬軟體將前端電路的 P1dB 模擬曲線圖展示於(圖 3.3.4)中。

(000)LNA- MIXER OUT P1dB

-40 -30 -20 -10 0 10 20 30 -70 -68 -66 -64 -62 -60 -58 -56 -54 -52 -50 -48 -46 -44 -42 -40 -38 -36 -34 -32 -30 -28 -26 -24 -22 -20 -18 -16 -14 -12 -10 LNA I/P level (dBm)

MI X OUT level ( dBm) MIX O/P 1dB/dB

P1dB=-32dBm

(圖 3.3.4)前端電路的 P1dB 模擬曲線圖

3.4 佈線圖

我們將整顆 RF IC 的佈線圖，展示於下圖(圖 3.4)。 本論文有論述的部分是：上半部左邊是前端電路，左中是石英晶體的振盪電路。左下是 本地振盪電路。 本論文沒有論述的部分是：上半部右邊是中頻電路，中心是 ADC(類比信號轉數位信號， 右中是 PLL(本地振盪器的頻率鎖定器)，右下是 3Wire(電路 控制中樞)。 (圖 3.4)RF IC 的佈線圖 此晶片使用台灣積體電路公司之 CMOS 0.25um 製程。 雖然由於實驗室的人力資源有限，我們無法將所有的 Section 論述完畢，但是為了 收到衛星信號，我們還是把 RF IC 應有的 Section 完成，只是有些 Section 未出現在論述

中。

四、

實

驗

部

分

4.1 本地振盪電路的量測

4.1.1 實驗的量測配置圖及量測結果

(圖 4.1.1) 為本地振盪電路的量測配置圖，我們將依照此配置圖來量得本地振盪電 路的有關數據。 (表 4.1.1) 為八個頻帶的控制電壓及對應震盪頻率的量測結果。 (表 4.1.1-1) 為八個頻帶的 Phase noise test result table。

(圖 4.1.1-1) 為本地振盪器其相位雜訊在 100KHz 處之量測結果曲線圖

A Ref 10 dBm Att 35 dB Center 1.555024359 GHz 20 kHz/ Span 200 kHz RBW 5 kHz VBW 20 kHz SWT 10 ms 1 SA VIEW PRN -90 -80 -70 -60 -50 -40 -30 -20 -10 0 10 1 Marker 1 [T1 FXD] -3.05 dBm 1.554974359 GHz 2 Delta 2 [T1 PHN] -91.77 dBc/Hz 100.000000000 kHz PHN -3.039 dBm PHN Date: 15.MAR.2005 11:16:14 (圖 4.1.1-1) 推薦的本地振盪器其相位雜訊在 100KHz 處之量測結果曲線圖 Conditions：VCC=VDD=3.0V,TA=25℃, Offset

Specifications Simulation Result

Test result

Unit

10KHz -75 -81

-78

dBc/Hz 100KHz -80 -111

-92

dBc/Hz 1MHz -105 -133

-110

dBc/Hz 2MHz Na -139

-112

dBc/Hz (表 4.1.1-1)Phase noise test result table

Frequency result Unit=(MHz) Band

F2 F1F0

Vt=0.7V Vt=1.5V Vt=2.8V KVCO

(MHz/V)

Sim

_Test

Sim

_Test

Sim

_Test

Sim AVG=29

Test

AVG=32

0 0 0 1665

1767

1702

1810

1741

1853

36.3

41

0 0 1 1627

1721

1662

1762

1699

1801

34

38

0 1 0 1588

1676

1620

1713

1654

1750

31

35

0 1 1 1555

₁₆₃₇

1586

₁₆₇₁

1618

₁₇₀₅

30

₃₂

1 0 0 1517

1596

1545

1628

1575

1659

27.6

30

1 0 1 1488

1561

1515

1591

1543

1620

26.2

28

1 1 0 1457

1526

1483

1554

1509

1582

24.76

27

1 1 1 1431

₁₄₉₆

1456

₁₅₂₂

1481

₁₅₄₈

23.8

₂₅

(表 4.1.1-2) Frequency test result

(表 4.1)所示為本地振盪電路的量測結果匯整表，我們將於本章下列的子章節中重點 式的描述其量測過程及圖形。並且說明一些模擬與量測間的誤差原因。

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

VCO and Local Oscillator Symbol Parameter SPEC Simulation

result Test result Unit fLO LO Center Frequency 1554.96 +/-0.01 Na 1554.96 MHz

KVCO VCO Gain 30+/-10 29.2 32 MHz/V

fLOlevel LO output level >-5 0 -3 dBm

L10K LO SSB Phase Noise at 10KHz Offset <-75 -81 -78 dBc/Hz L100K LO SSB Phase Noise at 100KHz Offset <-80 -111 -92 dBc/Hz L1M LO SSB Phase Noise at 1MHz Offset <-105 -133 -110 dBc/Hz L2M LO SSB Phase Noise at 2MHz Offset Na -139 -112 dBc/Hz (表 4.1)本地振盪電路的各種量測結果匯整表

4.2 石英晶體振盪電路量測

4.2.1 石英晶體振盪電路的量測配置及量測圖形

(圖 4.2.1)是此部分 RF IC 之量測配置圖，我們將依照此配置圖來量得石英晶體振盪 電路的有關數據。電流的選擇模式在佈線(Layout)時已設定到 300uA 的狀態，即 Select1=0, Select0=1。因為這個電路比較單純，所以我們只用佈線(Layout)來選到 300uA 的狀態，待 有需要改變的時候，可以用 MATEL Change 來改變。

我們量測起振時間的方法為:先用 3Wire 將此電路的偏壓電流關掉，然後再用原 3Wire 啟動此電路的偏壓電流，如此我們就可以觀測到此電路的起振時間了。如(圖 4.2.1-1) 石英晶體振盪電路的起振時間之量測結果---約 0.7mS。

我們量測 Duty rate 及振幅的結果如(圖 4.2.1-2)所示之石英晶體振盪電路的 Duty rate 量測結果---約 50%，及振幅的量測----約 3V。這些結果已整理在(表 4.2)中。

示波器畫面說明:當電源打開瞬間，示波即被觸發(視窗的左下方箭頭向上處)，一直 到 700uS 時我們見波形已開始穩定輸出，所以將此值填入(表 4.2)中。

示波器畫面說明:我們檢視上半波及下半波所占面積約各佔 50%。

(表 4.2)是我們的量測結果，在本章的下列子章節中我們將部份描述這些量測的設定 及量測結果圖。

AC electrical characteristics Conditions: VCC=VDD=3.0V,TA=25℃

Crystal Oscillator

Symbol Parameter Note SPEC Sim

Test

Unit fXTAL Recommended Crystal Parameters Frequency CLOAD 1 16.368 12 16.368 12

16.368

MHz pF tSTART Oscillator startup time to 95% final amplitude and within 10ppm of final frequency 2 0.2

0.7

msec Duty rate 50%+/-5 50%

_50%

NA Amplitude 3+/-0.2 3

₃

V Note 1.石英晶體震盪器的震盪頻率，是依外掛的石英晶體來決定頻率的。 (表 4.2) 石英晶體振盪電路的量測結果

4.3 Front End 實驗結果

我們先將前端電路的一些量測結果匯整於(表 4.3)中，再於下列子章節中敘述這些量 測的過程。

在(表 4.3)中的 Sensitivity(感度)項，由於我們尚未建立雜信模擬機制，所以沒有做 感度的模擬，故目前無法列出數值與實測值相比較。

Input control signal

Experiment result

RFGain SPEC>29 (dB) NF SPEC<12 (dB) P1dB SPEC>-32 (dBm) Sensitivity (S+N)/N>20 (dBm) B[16] C[15] D[14] Sim TEST Sim TEST Sim TEST Sim TEST

0

0

0

32

31

4.1

7.4

-32

-33

NA

-94

0

0

1

32

32

4.0

7.1

-30

-31

NA

-95

0

1

0

33

32

3.7

6.8

-32

-33

NA

-94

0

1

1

33

33

3.6

6.5

-30

-31

NA

-95

1

0

0

29

28

5.8

9.8

-27

-28

NA

-90

1

0

1

29

29

5.7

9.4

-27

-28

NA

-91

1

1

0

31

30

4.6

8.0

-29

-30

NA

-92

1

1

1

31

30

4.3

7.8

-29

-30

NA

-93

(表 4.3)Front End 的量測匯整表

4.3.1 前端電路的增益量測

前端電路的量測結果，已顯示在(表 4.3)中，本節主要在說明，量測的儀器配置和接 線方式。我們是使用 3Wire 來切換前端電路的八種偏壓電流，以量得此八種不同的轉換 增益。 首先我們用 RF SG 從 LNA 端輸入一個-90dBm(輸入信號需夠小才能使電路工作在線 性範圍)的載波信號(頻率為 1575.42MHz)，經過 MIXER 及 LO(頻率為 1554.96MHz)的轉換 後得到一 IF 信號輸出(頻率為 20.46MHz)，再用 Spectrum 量得此信號的振幅。如此將輸 出、輸入振幅一比，就可以得到此前端電路的增益了，然後再將此結果紀錄於(表 4.3) 中。 (圖 4.3.1) 前端電路的增益量測之接線圖

4.3.2 前端電路的NF(雜信指數)量測

前端電路的八種狀態之量測結果，已顯示在(表 4.3)中，本節下列文章主要在說明， 量測的一些過程。 本節第一張圖(圖 4.3.2)為我們的前端電路，NF 量測之接線圖。在量測之前我們先將 儀器校正好以確保量測的結果之可靠度，本節第二張圖(圖 4.3.2-1)所展示的畫面即為量 測前的儀器校正畫面。本節第三張圖(圖 4.3.2-2)為八種狀態中的 Normal type(0.0.0)之量測 結果，我們將此項的量測結果依序紀錄於(表 4.3)中。 (圖 4.3.2) 前端電路的 NF 量測之接線圖

此儀器內含校正說明，我們依此說明，將 NF 及 Gain 校正到趨近於零的狀態。

04:20:02 Mar 17, 2005

User cal invalidated, Meas mode changed

ENR Mode Table Spot Common Table Off On ENR Table Cal Table Spot 15.200 dB Tcold Default SNS Setup ENR Mkr1 26.4 MHz 0.109 dB 0.013 dB 9.000 NFIG Scale/ 1.000 dB -1.000 1 40.00 GAIN Scale/ 5.000 dB -10.00

Start 10.00 MHz BW 4 MHz Points 11 Stop 50.00 MHz Tcold 296.50 K Avgs Off Att 0 dB Loss Off Corr

1

我們量得的結果是 NF=7.48dB，增益為 31.44dB。

Marker Frequency 20.40000000 MHz

22:56:15 Apr 12, 2005 Marker 1 2 3 4 State Normal Band Pair Ref Norma Trace Data Memory Search Markers All Off Marker Mkr1 20.4 MHz 7.482 dB 31.442 dB 9.000 NFIG Scale/ 1.000 dB -1.000 1 40.00 GAIN Scale/ 5.000 dB -10.00

Start 18.00 MHz BW 4 MHz Points 11 Stop 30.00 MHz Tcold 296.50 K Avgs Off Att 0 dB Loss Off Corr

1

4.3.3 使用頻譜分析儀來量測P1dB

P1dB 的量測結果已顯示在(表 4.3)中，下列(圖 4.3.3)主要是展示此測試的儀器配置。 我們量測 P1dB 的程序是:

(1.)使用 RF SG 輸入一個-100dBm 的載波信號(頻率為 1575.42MHz)，並紀錄輸出在 Spectrum 顯示的 Power level，再將輸出、輸入相減得到增益值。

(2.)然後再將 RF SG 的載波信號調高 1dB，並依序紀錄其增益值的。 (3.)重複這些步驟一直到此增益值比第一步驟少掉 1dB 為止。

(4.)再將此步驟的 RF SG Power level 紀錄下來，即為 P1dB 的量測結果。 依序改變 3Wire 的設定並重複以上四個步驟，並把值紀錄於(表 4.3)中。

4.3.4 使用頻譜分析儀來量測感度

感度的量測結果已顯示在(表 4.3)中，本節下列文章是在敘述感度的量測的方法 及過程。首先我們將前端電路的感度量測之接線圖，展示於下列第一個圖中，如(圖 4.3.4)。接著我們把儀器校正的結果，展示於下列第二個圖中，如(圖 4.3.4-1)感度量測前 之儀器確認。最後我們把量測結果，展示於下列第三個圖中，如(圖 4.3.4-1)信號雜信比 (S+N/N)的量測畫面。 (圖 4.3.4) 前端電路的感度量測之接線圖 我們想使用頻譜分析儀來量測感度，所以我們首先來確認一下此頻譜分析儀是否能 量測此係統的信號雜信比。我們的做法是： (1.) 利用射頻信號產生器，從 LNA 打入一個很小能量的載波信號約-120dBm，然後從混 波級的輸出端觀測到此輸出頻譜，並讓儀器自動紀錄此頻譜。如(圖 4.3.5-1)中之上面 的頻譜。 (2.) 關掉此電路(LNA+MIXER)之電源，則此頻譜能量需小於此電路電源打開時的能量。 至少肉眼能清楚辨識。如(圖 4.3-1)中之下方的頻譜。 做完以上兩點確認之後，我們知道量此測試設備(頻譜分析儀)真的可以量測到欲量測 電路所產生的雜信，換句話說欲量測電路所產生的雜信已大於測試設備(頻譜分析儀)的 雜信了。若做完以上兩點之後，此二頻譜的差距仍然不夠大(就是肉眼無法清楚分辨)， 則此方法就不能使用，即應另謀它策了！