以新穎降電場結構改善低溫複晶矽薄膜電晶體特性研究
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(2) 改善低溫複晶矽薄膜電晶體特性研究. 以新穎降電場結構改善低溫複晶矽 薄膜電晶體特性研究. 摘要. 近來，由於低溫複晶矽薄膜電晶體應用於主動式陣列顯示器因而漸漸受 到注意及歡迎，如 LCD 及 OLEDs 元件，藉由高可靠度低溫複晶矽薄膜電晶 體，積體電路整合於同一面板(SOG)便可以有效實現，而高可靠度低溫複晶 矽薄膜電晶體的便是要求高驅動電流能力以及低漏電流的特性。 不幸的是，我們發現傳統 TFT 元件有一些負面的影響，由於有較大漏電 流、扭結效應、熱載子效應，使元件特性不佳、可靠度降低，嚴重限制了 前述的發展，因此，如何提升低溫複晶矽薄膜電晶體的效能是非常重要的。 大部分負面不良影響大致來自於通道與接面處高電場的現象，也就是 說，降低其大電場即可有有效抑制那些不好的效應。已經有很多文獻提出 很多結構可以有效降低汲極電場。但是，那些結構往往需要額許多外製程 的幫助，例如離子佈植、側間隔及多道光阻數目的幫助。 在此報告中，我們嘗試提出新穎降電場結構，稱作為:＂閘極覆蓋輕摻雜汲極 端雙閘極低溫複晶矽薄膜電晶體結構＂，此結構製程簡單且不需額外的光罩及額 外的離子佈植。我們透過 ISETCAD 元件製程模擬軟體實際驗證及模擬分析。此結 構可有效降低汲極端高電場現象。. 1. 逢甲大學學生報告 ePaper(2005 年).
(3) 改善低溫複晶矽薄膜電晶體特性研究. Study on the Novel Drain-Relief Structures in Low-Temperature Polycrystalline Silicon Thin-Film Transistor to Improve the Device Characteristics ABSTRACT. Recently, low-temperature polycrystalline silicon (LTPS) thin-film transistor (TFTs) have become attractive and popular due to their applications in active-matrix displays，such as LCD and OLED devices. Active matrix displays with integrated circuits in a single panel substrate can be implemented by high-performance LTPS TFTs. The requirements for high-performance device are high current-driving capability together with low leakage current characteristics. Unfortunately, we found the undesired side-effects of conventional TFTs device operation, including large leakage currents, kink effects, and hot-carrier effects, thus limiting the device performance. Therefore, intention to improve the LTPS-TFT device performance is the motive for this work. All the undesired effects are mainly caused by the high electric field near the drain regime. Therefore, how to effectively reduce the electric field by maintaining device performance is an important issue to resolve in this work. Extensive studies have reported various structures that can effectively reduce the channel electric field near the drain region. However, additional and complicated device processings are required in those proposed structures, including hydrogen implantations and the spacer formation. These will tremendously complicate the sequences lithography procedures. In this work, we proposed a novel structure to effectively relieve the electric field. It is called the “Gate-Overlapped Lightly-Doped Drain Polycrystalline Silicon Thin-Film Transistor with a Double-Gate Structure”. This structure is effective with simple fabrication process requirement. We have successfully demonstrated and verified with the ISE-TCAD simulation.. 1. 逢甲大學學生報告 ePaper(2005 年).
(4) 改善低溫複晶矽薄膜電晶體特性研究. 目. 錄. 第一章 Device architectures for Drain-relief 元件結構 1-1 概論……………………………………………………………．P5 1-1-1 offset gate……………………………………………．P6 1-1-2 Lightly doped drain structure (LDD)………………P7 1-1-3 Double Gate Structure 雙閘極結構…………………P10 1-1-4 Gate–overlapped LDD Structure…………………………P12 1-2 高介電係數閘極氧化層與金屬閘極…………………………P14 第二章 閘極覆蓋輕摻雜汲極端雙閘極複晶矽薄膜電晶體 2-1 概論……………………………………………………………P16 2-2 傳統型低溫複晶矽薄膜電晶體………………………………P16 2-2-1 元件結構製程模擬步驟細節…………………………．P17 2-2-2 模擬結果與電性分析…………………………………．P22 2-3 閘極覆蓋輕摻雜汲極端雙閘及複晶矽薄膜電晶體…………P23 2-3-1 新穎降電場元件結構製程模擬步驟細節……………．P27 2-3-2 輕摻雜(LDD)濃度參數模擬比較………………………P39 2-3-3 Offset Gate 長度參數模擬比較…………………………P47 第三章 結論…………………………………………………………．P53 參考文獻………………………………………………………………P56. 2. 逢甲大學學生報告 ePaper(2005 年).
(5) 改善低溫複晶矽薄膜電晶體特性研究. 圖 1-1.. offset gate 結構示意圖. 圖 1-2.. 低摻雜汲極薄膜電晶體結構示意圖. 圖 1-3.. 雙閘極式薄膜電晶體結構示意圖. 圖 1-4.. 自我對準閘極覆蓋輕摻閘汲極端結構. 圖 2-1.. 傳統型元件實際元件模擬製程參數一攬表. 圖 2-2.. 傳統型薄膜電晶體元件結構製程實際軟體模擬圖. 圖 2-3.. 傳統型薄膜電晶體汲極區高電場實際軟體模擬圖. 圖 2-4.. 閘極覆蓋輕摻雜汲極端雙閘極複晶矽薄膜電晶體. 圖 2-5.. 相對等效電路圖. 圖 2-6.. 新穎降電場結構實際元件模擬製程參數一攬表. 圖 2-7.. 輕摻雜濃度 8E11 /cm2 Source 端結構模擬圖. 圖 2-8.. 輕摻雜濃度 8E11 /cm2 Source 端濃度結構模擬圖. 圖 2-9.. 輕摻雜濃度 8E11 /cm2 通道電場模擬圖. 圖 2-10.. 輕摻雜濃度 1E12 /cm2 Source 端結構模擬圖. 圖 2-11. 輕摻雜濃度 1E12 /cm2 Source 端濃度結構模擬圖 圖 2-12.. 輕摻雜濃度 1E12 /cm2 通道電場模擬圖. 圖 5-13.. 輕摻雜濃度 6E13 /cm2 Source 端結構模擬圖. 圖 2-14.. 輕摻雜濃度 6E13 /cm2 Source 端濃度結構模擬圖. 圖 2-15.. 輕摻雜濃度 6E13 /cm2 通道電場模擬圖 3. 逢甲大學學生報告 ePaper(2005 年).
(6) 改善低溫複晶矽薄膜電晶體特性研究. 圖 2-16.. 各濃度與傳統型電場比較圖. 圖 2-17.. Offset 0.5µm Source 端結構模擬圖. 圖 2-18.. Offset 0.5µm Source 端濃度結構模擬圖. 圖 2-19.. Offset 1.5µm Source 端結構模擬圖. 圖 2-20.. Offset 1.5µm Source 端濃度結構模擬圖. 圖 2-21. Offset 2.5µm Source 端結構模擬圖 圖 2-22.. Offset 2.5µm Source 端濃度結構模擬圖. 圖 2-23.. 各 Offset 長度與傳統型電場比較圖. 圖 2-24.. Double Gate 結構擁有高導通電流特性. 4. 逢甲大學學生報告 ePaper(2005 年).
(7) 改善低溫複晶矽薄膜電晶體特性研究. 第一章. Device architectures for. Drain-relief 元件結構 1-1 概論 元件微縮化的製程瓶頸主要為微縮技術的限制；另外，元件特性 上尚須克服短通道效應與窄通道效應等不受歡迎的影響，其中如短通 道效應，近年來的發展，可以藉由提高通道摻雜濃度、縮減閘極氧化 層厚度與降低源極/汲極接面深度來達成；但高摻雜濃度、薄氧化層與 淺接面又會引發其他的問題，如：通道遷移率 ( mobility ) 下降、摻雜 濃度變動 ( dopant fluctuation ) 效應、閘極漏電流增加、寄生電阻增 加…等，因此元件的微縮化，將使未來的元件製程技術面臨更大挑戰， 其可能解決方案；在材料方面，包括高介電係數 ( high-k ) 閘極介電 層、金屬閘電極、以及應變矽與矽鍺；在元件結構方面，包括超薄基 體 ( ultra-thin body ) 矽絕緣體 ( silicon-on-insulator ,SOI )電晶體、雙閘 極 ( double gate ) 結構、閘電極 offset gate 結構、LDD輕摻雜、Gate overlapped LDD(GO-LDD)…等。就長遠來看，這是值得發展的方向。 在各個製程方面的調整均是已經到了〝動一髮而動全身〞的地步， 而發展技術抑制靠近汲極端與通道接面處的強烈電場當然也是發展的 重點，許多的降低汲極/通道電場的元件結構也陸續在發表中如：閘電 極 offset gate 結構、LDD輕摻雜、Gate overlapped LDD(GO-LDD)、雙. 5. 逢甲大學學生報告 ePaper(2005 年).
(8) 改善低溫複晶矽薄膜電晶體特性研究. 閘極( double gate )結構等。無疑都是為了元件可以達到良好可靠度。. 1-1-1 offset gate 傳統 MOSFET 在進行開關或是驅動的過程裡；載子的傳輸往往 是由源極往汲極流動，因此，汲極區也就等同於載子流動的目的地。也 由於如此，在汲極區的電場效應往往較源極區來得強烈許多；當 元件 汲極端的電場大到無法讓元件負荷時，崩潰損毀的情況也就跟著發 生。一般為解決此一崩潰狀態的發生，通常是針對閘極 OFFSET 的情況 進 行調節及分析；主要是因為閘極具感應通道的能力，所以，在閘極 和汲極連接處往往是電場最強烈的地方。因此，通常會將閘電極往源極 端靠近，以降低此一崩潰情況的發生。在本研究中，希望透過上、 下二閘極間 OFFSET 狀態的分析，可以有效提高元件對於電場崩潰 的抵抗能力，又可 使元件電流的傳輸能力不致降低的狀態發生。 有效調整閘極長度，如圖 1-1，5µm 的閘極長度調整，將有效減 少漏電流的產生比起傳統的型的 TFT 結構，然而由於高寄生電阻， 使得啟始電流(on current )也隨減少，有如電流消瘦現象。在切換電流 比方面，持續的縮短閘極長度之後，有效提升高的元件的切換電流 比，此種元件特性非常適合應用在如高頻元件、開關元件上的使用。 然而，此種結構需要極精準的閘極長度調準需求，附加的微影步驟將. 6. 逢甲大學學生報告 ePaper(2005 年).
(9) 改善低溫複晶矽薄膜電晶體特性研究. 使的製程更為繁瑣，製造成本也因此增加。而通道長度的變異，也將 使的閘極長度、位置精確定義上，更加困難度。. gate. gate. oxide. Conventional. oxide. channel. N+ (drain). channel. 圖 1-1. 5µm Offset set N+ (drain). offset gate 結構示意圖. 1-1-2 Lightly doped drain structure ( LDD ) LDD的設計，主要的目的，是要藉由 LDD 的淺接合 ( Shallow Junction )，來抑制其短通道的效應，因此我們又以淺延伸 ( Shallow Extension )稱呼之。在“低摻雜汲極結構薄膜電晶體＂的應用過程中， 一般而言，我們了利用 LDD 技術形成之元件，主要可以降低通道區電 場擁擠的現象；另一方面，亦可以改善元件漏電流之特性，如圖2-2，所 示。不過，利用低摻雜汲極技術並不是沒有缺點存在；第一，它會使 得元件製程變得複雜；其次，因為 LDD 的摻雜程度較低，電阻也會比 較高，使得汲極到源極的串聯電阻增加，這將導致元件之操作速度降 低、 電力消耗上升。在 植入 劑 量 的 調 整 上 ， 過 少 時 易 造 成 串 聯 度 阻 7. 逢甲大學學生報告 ePaper(2005 年).
(10) 改善低溫複晶矽薄膜電晶體特性研究. 過 高 ，通 道 載 子移 動 率 降 低 ；過 多 則 易 失 去 降 低 汲 極 端 邊 緣 電 場 強 度 的 功 能 ，使 漏 電流 的 居 高 不 下， 所 以 使 由於 LDD 技術存在上 述之缺點，因此陸續有學者開始針對問題之存在進行相關研究和改 良。西元1992年，由 Chun-Ting Liu、Chen -Hua Douglas Yu、Avi Kornobit 及 Kuo-Hua Lee 四位先進提出，先在汲/源極兩端進行低濃度摻雜區 （n -）之形成；接著，利用 spacer 覆蓋之技術，對其汲/源極進行高 濃度摻雜區（n +）之形成 。透過此一技術，可以減少 lithography 製 程，間接可以降低元件製程的複雜度；而且，也可以有效提昇元件之 offset 及通道長度校準特性。1995 年，由交大葉清發教授等多位先進 針對 LDD 薄膜電晶體結構進行改良研究，首先利用液相沈積 之技術， 沈積 SiO2 為閘極絕緣層及 passivation 層；隨之在元件結構 offset 區感應生成一低摻雜區（n –），取代傳統 LDD 技術成形方式[。不 僅可以有效降低製程設備成本，且其製程亦不會複雜；另外，對於 元件電性分析而言，可以有效改善漏電流特性及電流開 /關比，經由上 述諸位研究學者的研究分析後，了解其 “低摻雜汲極式薄膜電晶 體 ＂製程複雜的問題巳被探討許久；相繼提出許多解決的方法，使 得此種元件結構可以廣泛應用於AMLCD 電路裡的切換元件功用。. 8. 逢甲大學學生報告 ePaper(2005 年).
(11) 改善低溫複晶矽薄膜電晶體特性研究. 圖 1-2. 低摻雜汲極薄膜電晶體結構示意圖. LDD 是以較低劑量值入閘極內側的閘極氧化層下與汲極與源極 間，因此形成濃度緩衝區，可有效降低汲極端側向電場，減緩電場增 強漏電流產生與避免熱載子效應。通常 LDD 的長度關係著輕摻雜橫 向與縱深的濃度分布。輕摻雜汲極的長度將電場最大值產生處分離 開，除了降低漏電流並增長元件壽命。以 Ring Oscillator電路為例， 採用傳統結構1500小時後，產生 90% 的頻率退化，而改用 LDD 結 構後，經過100000小時測試僅有 9% 的退化。根據 LCD 對於畫面灰 階的要求，當做元件開關的薄膜電晶體對於其漏電流相當的在乎，主 要目的是要保持儲存電容的電荷量，因此當 LDD 阻值降低，壓抑不 住漏電流的產生，將很容易使得 LCD 的畫面品質惡劣。 而上一節我們提出的調變閘極長度的結構，會有所謂的電流消瘦 9. 逢甲大學學生報告 ePaper(2005 年).
(12) 改善低溫複晶矽薄膜電晶體特性研究. 現象，而在汲極與通道間摻雜低濃度的 LDD 區，也將可有效善電流 消瘦現象。因為以上種種好處以及元件特性需要，因此 LDD 結構廣 泛使用於薄膜電晶體的製造。. 1-1-3 Double Gates Structure 雙閘極結構 The double gates structure of TFTs 又稱作“雙閘極式薄膜電晶 體＂，此一元件結構近幾年來才逐漸被學者們 所重視探討的，如圖 1-3，所示。不過在 1989 年時，即曾由 Y. Kaneko、 K. Tsutsui、H. Matsumaru 等五位日本研究先進共同針對雙閘極式非晶矽薄膜電晶 體結構進行概略性的探討；針對雙閘極結構而言，對於薄膜電晶 體特性上之影響為具有較佳的導通電流能力。另外，可以有效地降低 電場擁擠效應；且介電層電容提高為原先的兩倍，本體通道的電位也 容易受到雙閘極的控制，因此，對於元件漏電流特性有相當大的改進。 但是，由於利用二個閘極的緣故，間接增加元件製 程上的複雜度，並且 使得元件製造的成本相對提高； 針對這項缺點，在未來幾年裡，仍是 學者及業界所須共同努力的方向。如開始時所述，直到 1998 年後，“雙 閘極式薄膜電晶體＂之研究陸續為學者所重視；如由 Anish Kumar K.P.、Johnny K. O. Sin、Cuong T. Nguyen 及 Ping. K.. Ko 四位學者. 提出一“薄通道 -厚汲/源極區＂的雙閘極式控制元件（結構）。此一. 10. 逢甲大學學生報告 ePaper(2005 年).
(13) 改善低溫複晶矽薄膜電晶體特性研究. 結構主要是利用薄通道區的形成，以提昇元件的啟始電流狀態；另一 方面，透過厚汲極區的形成，可以有效降低元件通道和汲極間存在的橫 向電場；進一步可以抑制 kink effect 的產生，以及使元件漏電流達到 最佳狀態。於2002年，由 Shengdong Zhang、Ruqi Han、Johnny K. O. Sin 及 Mansun Chan 四位 學者指出，為求達到雙閘極製程結構之最佳化 條件主要有四點，分別是 1）具自我校準能力的上、下二個閘極。 2）具薄且均勻的通道。 3）具厚的源/汲極區。 4）及閘極對源 /汲極具自我校準能力。. 並經由分析得知，一具有自我校準特性的雙閘極結構，可以將 寄生元件的特性降至最低；另外，有效地利用薄通道特性可以改善元 件短通道效應的產生，以及有效降低通道內的缺陷效應。在上述對 於 “雙閘極結構＂的各項研究中，可以了解在 TFT 元件電性分析方 面；除了針對一般元件特性做提昇外（如：漏電流特性） ，對於元件電場 效應所造成的崩潰機制；以及運用同時具有兩個閘極的元件工作特 性，使其獲得較高的汲極電流驅動能力及輸出阻抗。綜合上述，可以 了解“雙閘極結構之薄膜電晶體＂對於 TFT 在元件特性上之提昇 有. 11. 逢甲大學學生報告 ePaper(2005 年).
(14) 改善低溫複晶矽薄膜電晶體特性研究. 相當大的增進，因此可以預見在未來數年後，此一元件結構將對 TFT 產業造成不小的震憾及成就。. 圖 1-3. 雙閘極式薄膜電晶體結構示意圖. 1-1-4Gate–overlapped LDD Structure 閘極覆蓋輕摻閘汲極端 結構 當複晶矽薄膜電晶體操作在飽和區 ( Saturation Region ) 時，在汲 極與通道接合處將會產生高電場，這將使得元件受到嚴重影響。然而 爲了高效能與良好可靠度，offset gate structure 與 LDD structure 已經 被廣泛使用，藉由壓降汲極與通道接面高電場的影響，有效減少漏電 流發生，增強元件操作能力。但由於使用 LDD structure，這將會產生 12. 逢甲大學學生報告 ePaper(2005 年).
(15) 改善低溫複晶矽薄膜電晶體特性研究. 如同串聯電阻的功率消耗。 近來Gate–overlapped LDD Structure 閘極覆蓋輕摻閘汲極端結構 已經被提出用來有效降低通道 / 汲極端高電場的技術。額外的製程過 程將會帶來製造成本，在這個結構裡，它擁有自我對準( Self - aligned ) 之漸層式輕摻雜結構，如圖1-4，作方式比以往方式更為簡化，且有自 我對準之功效。製程利用摻雜原子的長距離橫向擴散來達到漸層式淺 摻雜汲極輕摻雜的目的。由於汲極端附近的橫向電場大幅降低，利用 此新穎方式所製作出的低溫多晶矽薄膜電晶體皆具有極低漏電流、高 開關電流比、高輸出電阻、以及高度之可靠性。. gate oxide N+ (Source). channel. N+ (drain). oxide gate. gate-overlapped. 圖1-4. Self-aligned gate-overlapped LDD 自我對準閘極覆蓋輕摻閘汲極端結構. 13. 逢甲大學學生報告 ePaper(2005 年).
(16) 改善低溫複晶矽薄膜電晶體特性研究. 1-2 高介電係數閘極氧化層與金屬閘極 傳統金氧半場效電晶體製程中，多使用氧化矽為閘極介電材料， 當氧化層小於1.5奈米時，由於直接穿隧( Direct Tunneling )機率的增 加，引起閘極漏電流急遽的增加；這些增加的漏電流可能超過在65奈 米技術點以下時維持低功率消耗所需之截止電流。因此必須發展新的 材料來取代氧化矽，其中高介電係數 ( high - k ) 介電層技術，可以克 服閘極漏電流之問題。傳統氧化層的介電係數為3.9，使用 high–k 材 料可以增加閘極電容，因此可以提升閘極控制能力，增加元件驅動電 流。另一方面，在相同的電容值下，high–k 材料的實際厚度遠大於氧 化層厚度，如此在一定操作電壓下，可減輕介電層內之電場強度，而 降低漏電流。因此，當超薄氧化層遇到漏電流過高的限制時，可以 high–k 材料代替，繼續往更薄的等效氧化層厚度發展。然而，目前要 將 high–k 材料整合進入電晶體，仍然遭遇一些技術性的困難，因為 high–k 材料的使用會降低遷移率及元件可靠度。 另外，隨著閘極氧化層的縮小，硼原子穿隧 ( Boron Penetration ) 與多晶矽閘極空乏 ( Poly Depletion ) 現象更加嚴重。前者可藉由摻雜 少量氮於氧化層中與以緩和，但多晶矽閘極空乏區的影響卻難以避 免，且多晶矽為閘極，因多晶矽的電阻過高，因此必須經重摻雜之後， 才能在 MOS 電晶體上。不過這們一來，閘極多晶矽面免不了的，會. 14. 逢甲大學學生報告 ePaper(2005 年).
(17) 改善低溫複晶矽薄膜電晶體特性研究. 有摻質消耗效應 ( Dopant Depletion Effect ) 的現象，使的 MOS 的 Drain 電流下降，得須消耗更多功率。近來有人提出已金屬閘極取代 多的做法晶矽，除了可以免除多晶矽閘極空乏外，亦可降低閘極寄生 電阻，另外。由於 high–k 介電層的使用會使元件的臨界電壓增加， 而使用 high–k 材料無法與多晶矽閘極整合在一起；若採用晶屬閘極 則可避免此一問題。然而，對正型通道 ( P-Channel) 元件，其閘極電 極之公函數需靠近矽價電帶，對負型通道 ( N-Channel ) 元件，其閘極 電極之公函數需靠近矽導電帶；因此正型與負型通道元件之閘極使用 不同種類之金屬。而可同時使用於正型與負型通道元件之單一種類金 屬閘極，仍然在研究中，未來有被應用之可能性。. 15. 逢甲大學學生報告 ePaper(2005 年).
(18) 改善低溫複晶矽薄膜電晶體特性研究. 第二章. 閘極覆蓋輕摻雜汲極端雙閘極複 晶矽薄膜電晶體. Gate - overlapped Lightly - Doped Drain Polycrystalline Silicon Thin Film Transistor With a Double-Gate Structure 2-1 概論 在薄膜電晶體的軟體模擬研究過程中，本章節利用前一章所提到的 四種結構與金屬閘極作為主要新穎降電場改善薄膜電晶體特性結構的 設計方向。因此，我們提出〝閘極覆蓋輕摻雜汲極端雙閘極複晶矽薄 膜電晶體 (Gate - overlapped Lightly-Doped-Drain Polycrystalline Silicon Thin Film Transistor With a Double-Gate Structure)〞的結構， 且針對輕摻雜 ( LDD )濃度與 offset gate 長度的參數變化模擬比較；最 後，與傳統型的電晶體做明顯的模擬判別，以證明新穎結構明顯改善傳統薄 膜電晶體的特性。. 2-2 傳統型低溫複晶矽薄膜電晶體 傳統低溫複晶矽薄膜電晶體由於有較大的漏電流、Kink Effect、 熱載子效應 ( Hot - Carrier Effect )，使得元件特性不佳、可靠度降低。. 16. 逢甲大學學生報告 ePaper(2005 年).
(19) 改善低溫複晶矽薄膜電晶體特性研究. 這嚴重的限制了低溫複晶矽薄膜電晶體廣泛運用在主動式陣列顯示 器 ( Active Matrix Display ) 開關元件及周邊控制電路的發展。 造成大漏電流、Kink Effect、熱載子效應 ( Hot - Carrier Effect ) 等 不好的效應主要靠近極集接面的大電場造成，而我們透過元件製程模 擬軟體，顯現出傳統型低溫複晶薄膜電晶體在汲極與通道接合端高電 場效應的元件不良特性。也就是說，有效降低高電場即可有效抑制那 些不好的效應存在。這也便是我們積極去克服的問題方向。. 2-2-1 元件製程模擬步驟細節 模擬元件長度12µm、通道長度為8 µm、通道厚度1000Å 步驟 1 . 基底沉積 oxide (厚 1µm) 1µm. oxide substrate. 12µm 步驟 2 . 沉積 Poly-Si 當做通道主動區(複晶矽，厚1000 Å). 1000 Å. channel oxide substrate. 17. 逢甲大學學生報告 ePaper(2005 年).
(20) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 3 . 沉積 oxide 當做 top oxide (厚1000 Å). 1000 Å. oxide channel oxide substrate. 步驟 4 . 沉積一金屬當做閘極電極 ( 鋁，厚3000 Å). 3000 Å. Metal Gate oxide channel oxide substrate. 18. 逢甲大學學生報告 ePaper(2005 年).
(21) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 5 . 下光罩 → 非等向性蝕刻形成垂直蝕刻 metal gate 及 oxide (anisotropic). Metal Gate oxide channel oxide substrate. 步驟 6 . 摻雜一N +區域形成源 / 汲極區域（磷，濃度5*1015/cm2 ， 能 量25Kev，角度 0∘）. 5*1015/cm2 25Kev. 5*1015/cm2 25Kev. Metal Gate oxide. N+. channel. N+. oxide substrate. 19. 逢甲大學學生報告 ePaper(2005 年).
(22) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 7 . 去除光罩 → 回火anneal ( 8小時，溫度600℃，1atm ) → 沉 積 oxide 當做一保護層 ( 厚4000 Å ). Metal Gate oxide Source. channel. Drain. oxide substrate. 20. 逢甲大學學生報告 ePaper(2005 年).
(23) 改善低溫複晶矽薄膜電晶體特性研究. 圖 2-1 傳統型元件實際元件模擬製程參數一攬表 21. 逢甲大學學生報告 ePaper(2005 年).
(24) 改善低溫複晶矽薄膜電晶體特性研究. 2-2-2 模擬結果與電性分析 透過元件製程模擬軟體，明顯顯現出傳統型複晶薄膜電晶體在汲 極與通道接合端高電場效應而產生的元件不良特性，導致大漏電流、 Kink Effect、熱載子效應 ( Hot - Carrier Effect ) 等影響元件效能不好的 效應。. Gate Source Å (. ). ( µm ). 圖 2-2. 傳統型薄膜電晶體元件結構製程實際軟體模擬圖. 22. 逢甲大學學生報告 ePaper(2005 年).
(25) 改善低溫複晶矽薄膜電晶體特性研究. Source. Drain. ( µm ) ( µm ). 圖 2-3. 傳統型薄膜電晶體汲極區高電場實際軟體模擬圖. 2-3 閘極覆蓋輕摻雜汲極端雙閘極複晶矽薄膜電晶體 Gate - overlapped Lightly - Doped - Drain Polycrystalline Silicon Thin Film Transistor With a Double-Gate Structure. 近來，LTPS 變的引人注目的原因是它已經可以廣泛被使用在主動 矩陣型顯示器的應用，如：LCDs 和 OLEDs。主動矩陣型顯示器整合 電路能夠被有效率的發展是由於高效能的 LTPS TFT 的幫助，而高效 能的 LTPS TFT 即是指高啟始電流能力與低漏電流的特性，而更正確. 23. 逢甲大學學生報告 ePaper(2005 年).
(26) 改善低溫複晶矽薄膜電晶體特性研究. 地驅動畫素，並利用低溫多晶矽(low temperature poly silicon, LTPS) 作為電晶體的半導體主動層以增加元件的開關速率並使畫素的驅動 電流增加，最後，佈局結果尚須配合製程的設計以達到可以投產的目 的。 利用低溫多晶矽作為半導體主動層，其優點是載子的移動率 (mobility)比較高，故元件在開關時的轉換速率比較快，這使得畫面轉 換速率(frame rate)可以提高；並且因為低溫多晶矽的操作電流較高， 所以適合用來驅動需要較高驅動電流的發光元件，例如：有機發光二 極體(OLED)。不過，因為多晶矽的晶粒(grain)較大，晶粒之間的晶界 (grain boundary)容易使得電荷載子在這裡流失，因而造成漏電流的效 應，因此需要使用雙閘極的結構(double gate)。 我們所提出的 為圖 2-4，它的結構類似一個三明治，擁有兩個閘 極 ( top gate & bottom gate ) 包覆著兩個閘極氧化層以及材料為 Poly-Si 的主動層。而上端閘極的長度比下端閘極的長度短，這是為了 形成閘極覆蓋輕摻雜汲極端。簡單說，此雙閘極的結構是由上端附加 漸層 LDD 電晶體以及下端閘極覆蓋漸層 LDD 結構所組成。 在這個元件結構及製程方式的改進與研究中，它擁有自我對準 ( Self - aligned )之漸層式輕摻雜汲極( LDD )結構的製作方式 其製作 方式比以往方式更為簡化，且有自我對準之功效，減少因多一次微影 24. 逢甲大學學生報告 ePaper(2005 年).
(27) 改善低溫複晶矽薄膜電晶體特性研究. 製程而所帶來的元件降良率降低。製程利用摻雜原子的長距離橫向擴 散來達到漸層式淺摻雜汲極輕摻雜的目的。我們所提出的結構不僅能 夠對短通道效應有良好的免疫力，而雙閘極所帶來的高電流驅動能 力，以及漸層式輕摻雜所帶來有效降低汲極端附近的橫向高電場。 利用此新穎方式所製作出的低溫多晶矽薄膜電晶體皆具有極低漏 電流、高開關電流比、高輸出電阻、以及高度之可靠性。. Double Gate Al Gate Oxide. N+. N+. Poly-Si Buffer Oxide Bottom gate. Gate-Overlapped Graded. 圖2-4. Gate-overlapped LDD Poly-Si TFT with a Double Gate Structure. 25. 逢甲大學學生報告 ePaper(2005 年).
(28) 改善低溫複晶矽薄膜電晶體特性研究. Gate. Drain. Source. LDD. GOLDD. Gate. 圖 2-5. 相對等效電路圖. 26. 逢甲大學學生報告 ePaper(2005 年).
(29) 改善低溫複晶矽薄膜電晶體特性研究. 2-3-1 新穎降電場元件結構製程模擬步驟細節 模擬元件長度12µm、通道長度為8 µm、通道厚度1000Å 步驟 1 . 基底沉積一層 oxide → 沉積一層 metal ( oxide 厚 1µm， metal厚 1000 Å). 1000 Å. metal. 1µm. oxide substrate. 12µm. 實際軟體模擬圖形. 27. 逢甲大學學生報告 ePaper(2005 年).
(30) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 2 . 下光罩(2µm)、非等向性蝕刻形成垂直蝕刻 metal (anisotropic 1050 Å). PR metal oxide substrate. 實際軟體模擬圖形. 28. 逢甲大學學生報告 ePaper(2005 年).
(31) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 3 . 去除光罩( etch 2.1µm ) → 沉積一層oxide當做 buffer oxide ( 1000 Å ) → 沉積一層 Poly-Si 當做 channel ( 1000 Å ) → 沉積一層 oxide 當做 top gate oxide ( 1000 Å ) → 沉積一層 metal 當做 ( 3000 Å ) gate, Al totop p gate top gate oxide Poly-Si Buffer oxide metal buffer oxide substrate. 實際軟體模擬圖形 29. 逢甲大學學生報告 ePaper(2005 年).
(32) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 4 . 下光罩 ( 2µm ) → 非等向性蝕刻形成垂直蝕刻metal (anisotropic 3600 Å) → 非等向性蝕刻形成垂直蝕刻oxide (anisotropic 1500 Å) → 重摻雜phosphorous 形成source / drain區 ( 濃度 5E15 / cm 2，能量 35Kev，角度 0∘). PR 5E15 /cm2 35Kev. top gate , Al. 5E15 /cm2 35Kev. top gate oxide Poly-Si. N+. Buffer oxide. N+. metal oxide substrate. 30. 逢甲大學學生報告 ePaper(2005 年).
(33) 改善低溫複晶矽薄膜電晶體特性研究. PR. 實際軟體模擬圖形. 31. 逢甲大學學生報告 ePaper(2005 年).
(34) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 5 . 利用等向性蝕刻達到側吃 (Side etch) metal 的效果 ( isotropic 0.5µm ). PR. side etch 0.5µm. side etch 0.5µm. top gate , Al top gate oxide Poly-Si. N+. Buffer oxide. N+. metal oxide substrate. 32. 逢甲大學學生報告 ePaper(2005 年).
(35) 改善低溫複晶矽薄膜電晶體特性研究. PR. 實際軟體模擬圖形. 33. 逢甲大學學生報告 ePaper(2005 年).
(36) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 6 . 去除光罩 ( 2.1µm ) → 非等向性蝕刻形成垂直蝕刻 oxide ( anisotropic 1020 Å) → 輕摻雜 phosphorous 形成 LDD（implant 磷，濃度 1E12 /cm2 ，能量 35 Kev ，角度 0∘）. 2 1E15 /cm 35Kev. 2 1E15 /cm 35Kev. top gate , Al top gate oxide n. N+. n. Poly-Si Buffer oxide. N+. metal oxide substrate. 34. 逢甲大學學生報告 ePaper(2005 年).
(37) 改善低溫複晶矽薄膜電晶體特性研究. 實際軟體模擬圖形. 35. 逢甲大學學生報告 ePaper(2005 年).
(38) 改善低溫複晶矽薄膜電晶體特性研究. 步驟 7 . 回火anneal ( 回火6小時，溫度600℃，1atm ) → 沉積 oxide 當做一保護層 ( 厚4000 Å ). top gate , Al top gate oxide n. N+. channel. n. Buffer oxide. N+. metal oxide substrate. 36. 逢甲大學學生報告 ePaper(2005 年).
(39) 改善低溫複晶矽薄膜電晶體特性研究. 實際軟體模擬圖形. 37. 逢甲大學學生報告 ePaper(2005 年).
(40) 改善低溫複晶矽薄膜電晶體特性研究. 圖 2-6 新穎降電場結構實際元件模擬製程參數一攬表 38. 逢甲大學學生報告 ePaper(2005 年).
(41) 改善低溫複晶矽薄膜電晶體特性研究. 2-3-2 輕摻雜( LDD )濃度參數模擬比較. 其所有相關特性分析設定方面均和上節所述結構之分析相同. 本模擬研究是針對新穎降電場結構輕摻雜 ( LDD ) 濃度部分，進 行濃度參數設定，對於模擬結果做分析與比較。另外，對於分析的假 設情況如下所示：. 1 . 本研究對於輕摻雜濃度設定分別如下：8E11 /cm2、1E12 /cm2、6E13 /cm2 三種情況。. 2 .並且模擬通道電場狀況. 3 .針對新穎降電場的結構與傳統型元件的比較. 39. 逢甲大學學生報告 ePaper(2005 年).
(42) 改善低溫複晶矽薄膜電晶體特性研究. 軟 體 模 擬 結 果 濃度 8E11 /cm2. ( µm ). 圖 2-7. 輕摻雜濃度 8E11 /cm2 Source 端結構模擬圖. ( µm ). 圖 2-8. 輕摻雜濃度 8E11 /cm2 Source 端濃度結構模擬圖 40. 逢甲大學學生報告 ePaper(2005 年).
(43) 改善低溫複晶矽薄膜電晶體特性研究. 圖 2-9. 輕摻雜濃度 8E11 /cm2 通道電場模擬圖. 41. 逢甲大學學生報告 ePaper(2005 年).
(44) 改善低溫複晶矽薄膜電晶體特性研究. 濃度 1E12 /cm2. ( µm ). 圖 2-10. 輕摻雜濃度 1E12 /cm2 Source 端結構模擬圖. ( µm ). 圖 2-11. 輕摻雜濃度 1E12 /cm2 Source 端濃度結構模擬圖. 42. 逢甲大學學生報告 ePaper(2005 年).
(45) 改善低溫複晶矽薄膜電晶體特性研究. 圖 2-12. 輕摻雜濃度 1E12 /cm2 通道電場模擬圖. 43. 逢甲大學學生報告 ePaper(2005 年).
(46) 改善低溫複晶矽薄膜電晶體特性研究. 濃度 6E13 /cm2. ( µm ). 圖 2-13. 輕摻雜濃度 6E13 /cm2 Source 端結構模擬圖. 圖 2-14. 2 Source 端濃度結構模擬圖 輕摻雜濃度 6E13 44 /cm 逢甲大學學生報告 ePaper(2005 年).
(47) 改善低溫複晶矽薄膜電晶體特性研究. 圖 2-15. 輕摻雜濃度 6E13 /cm2 通道電場模擬圖. 45. 逢甲大學學生報告 ePaper(2005 年).
(48) 改善低溫複晶矽薄膜電晶體特性研究. 小結：當LDD濃度越低，新穎結構降電場 現象越明顯。. Channel Electric Field. convention VG= 3 V，VD= 10 V. 8E1111. L= 8 um. 1E12. VG=3V，VD=10V， L=8µm. 6E13. 通 道 長 度 (µm). 圖 2-16. 各濃度與傳統型電場比較圖. 46. 逢甲大學學生報告 ePaper(2005 年).
(49) 改善低溫複晶矽薄膜電晶體特性研究. 2-3-3 Offset Gate長度參數模擬比較. 其所有相關特性分析設定方面均和上節所述結構之分析相同. 首先， 本研究是針對通道長度為12µm 的情況下 ， 進行閘電極 OFFSET狀 態的分析及探討。另外，對於分析的假設情況如下所示：. 1 . 上閘極是個別移動進行分析。可解釋為當上閘極進行移 位（OFFSET）時，下方閘極是保持不動的。. 2 . 另外，本研究對於閘極移位的長度設定分別如下：0.5 µm、1.5 µm、2.5 µm三種情況。. 3 . 最後，透過上述三種不同的移位長度及上、下兩閘極的況， 分別針對其模擬通道電場狀況。. 4 . 針對新穎降電場的結構與傳統型元件的比較. 47. 逢甲大學學生報告 ePaper(2005 年).
(50) 改善低溫複晶矽薄膜電晶體特性研究. 軟 體 模 擬 結 果 Offset gate 0.5 um. ( µm ). 圖 2-17. Offset 0.5µm Source 端結構模擬圖. ( µm ). 圖 2-18. Offset 0.5µm Source 端濃度結構模擬圖 48. 逢甲大學學生報告 ePaper(2005 年).
(51) 改善低溫複晶矽薄膜電晶體特性研究. Offset gate 1.5 um. ( µm ). 圖 2-19. Offset 1.5µm Source 端結構模擬圖. ( µm ). 圖 2-20. Offset 1.5µm Source 端濃度結構模擬圖 49. 逢甲大學學生報告 ePaper(2005 年).
(52) 改善低溫複晶矽薄膜電晶體特性研究. Offset gate 2.5 um. ( µm ). 圖 2-21. Offset 2.5µm Source 端結構模擬圖. 50. 逢甲大學學生報告 ePaper(2005 年).
(53) 改善低溫複晶矽薄膜電晶體特性研究. ( µm ). 圖 2-22. Offset 2.5µm Source 端濃度結構模擬圖. 小結：當Offset gate長度越長，新穎結構降電場象 越明顯，有效降低傳統型通道高電場所帶來的 不良影響。. 51. 逢甲大學學生報告 ePaper(2005 年).
(54) 改善低溫複晶矽薄膜電晶體特性研究. VG= 3 V，VD= 10 V L= 8 um. 圖 2-23. 各 Offset 長度與傳統型電場比較圖. 52. 逢甲大學學生報告 ePaper(2005 年).
(55) ID ( Amps / um ). 改善低溫複晶矽薄膜電晶體特性研究. VG= 3 V，VD= 10 V L= 8 um. VD ( Volts ). 圖 2-24. Double Gate 結構擁有高導通電流特性. 第三章 結論 薄膜電晶體大多被應用來當作切換及驅動主動式矩陣型的液晶顯 53. 逢甲大學學生報告 ePaper(2005 年).
(56) 改善低溫複晶矽薄膜電晶體特性研究. 示器 (AM-LCD) 上。不過，目前薄膜電晶體元件仍究 無法滿足 LCD 所須要的高切換速度及高驅動電流特性。因此，近年來， 針對無機薄 膜電晶體的特性研究便一一被提出改善；其中，又以元件結構 及製程條 件對於複晶矽薄膜電晶體特性的影響最為明顯。 本專題所提出的〝閘極覆蓋輕摻雜汲極端雙閘極複晶矽薄膜電晶 體〞( Gate - overlapped Lightly - Doped - Drain Polycrystalline Silicon Thin Film Transistor With a Double-Gate Structur )，除了有輕摻雜汲極 有自我對準之功效，減少製程的繁瑣，藉由適量輕摻雜及Offset gate length皆有效降低傳統電晶體通道的高電場。本新穎的複晶矽薄膜電 晶體結構，經過多次 ISE TCAD元件製程模擬軟體驗證，比起傳統複 晶矽電晶體具有關閉漏電流的優點，同時本新穎的複晶矽薄膜電晶體 具有比傳統複晶矽電晶體還要高的導通電流，如圖2-24，剛好符合因 複晶矽的要操作電流較高，適合用來驅動需要較高驅動電流的發光元 件。且本新穎結構複晶矽薄膜電晶體結構更可以大幅改善導通/關閉電 流比。 透過模擬我們得知，使用 LDD 製程是為了有效降低 Hot Carrier Effect，但也因為單純使用 LDD 結構無疑增加了額外的微影 技術的繁瑣製程，以及不良率的提升，此外，LDD 結構如同增加串 聯電阻，使得元件產生功率消耗，導通電流也因此受到影響，爲了有. 54. 逢甲大學學生報告 ePaper(2005 年).
(57) 改善低溫複晶矽薄膜電晶體特性研究. 效改善以上的情形，近來有學找提出，不用額外加一道離子佈植及微 影製程，此方法達到目的是藉由著伴隨著準分子雷射技術 ( Excimer Laser Irradiation )，此方法的概念是建築在閘極電極旁的 Source / Drain 空間定義端，藉由準分子雷射同一時間去活化且擴散原先重摻 雜部份，最後將使摻雜濃度梯度很自然形成在 Source / Drain與閘極 重疊處，此現象的呈現有了類似 LDD 結構的效用，更加有效減少 汲極端與通道接觸面側向高電場，且不必負擔因串聯電阻所產生的功 率消耗。 在未來平面顯示器的研究開發方面，台灣也在國際上扮演著極重 要的角色，尤其是在 TFT-LCD 產業上。近年來 TFT-LCD 技術的發展 日漸成熟，在顯像品質、反應速度上超 越 TN-LCD 及 STN-LCD 甚多， 應用領域偏向於高畫質且反應速度更快的 產品，如：大尺寸筆記型電 腦、液晶投影機、液晶顯示器等產品，儼然成 為未來科技產品的新寵兒。 而低溫複晶矽的興起，對於台灣平面顯示器發展有相當的優勢，除 了低溫複晶矽技術能在台灣面板廠的規模經濟下成長，藉由自身研 發創新能力、良率控管能力與優秀人才，透過顯示科技的群聚效應 獲得下一世代先進技術的領導地位。所以，期望經由本論文對於 LTPS 低溫複晶矽薄膜電晶體的研究探討，能夠有效提昇薄膜電晶體元件在應 用電路的實用性及廣 泛性，以提昇 TFT-LCD 整體效能及穩定性為最. 55. 逢甲大學學生報告 ePaper(2005 年).
(58) 改善低溫複晶矽薄膜電晶體特性研究. 終目標。. 參考文獻 [1] 莊達人,“VLSI 製程技術＂ [2] 液晶顯示器 / 李逸士著; 行政院國科會光電小組編 光電科技資 56. 逢甲大學學生報告 ePaper(2005 年).
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