行政院國家科學委員會專題研究計畫 成果報告
SOC 在 FPGA 之軟硬體模組設計平台之研發
計畫類別： 個別型計畫 計畫編號： NSC93-2622-E-110-004-CC3 執行期間： 93 年 05 月 01 日至 94 年 04 月 30 日 執行單位： 國立中山大學資訊工程學系(所) 計畫主持人： 黃英哲 計畫參與人員： 葉則承、王建洲 報告類型： 精簡報告 處理方式： 本計畫為提升產業技術及人才培育研究計畫，不提供公開查詢中 華 民 國 94 年 7 月 7 日
中文摘要
系統單晶片(System on a Chip，簡稱 SOC)是 IC 設計業未來發展的趨勢。但 是要進入 SOC 卻相當困難，肇因於系統層級的設計複雜非常高。為了縮短 SOC 的開發時間及難度，系統開發方式正由己往的模組基礎設計(Block-based Design) 邁向平台基礎設計(Platform-based Design)。所謂 Platform-based Design，是指使 用一個以晶片匯流排為基礎、已具備系統雛型並留有彈性的平台，藉由在其上增 減或修改模組來快速得到新的系統。我們藉由完成一個平台設計的實例，來幫助 使用者了解平台設計如何幫助設計者跨入 SOC 領域。希望讓想要踏入 SOC 領域 的使用者能夠得到更完整的認識與幫助。
在這個計劃中，我們使用 Platform-based SOC 的設計方法提供一個 SOC 的 開發經驗。我們使用的發展平台搭載了 Altera EPXA1，我們探討開發過程中的 具體步驟，包括硬體開發、軟體開發、平台本身參數調整，以及彼此整合在一起 工作等內容。並且提供一個乙太網路的 SOC 系統開發作為例子。
關鍵詞：系統晶片、平台、乙太網路、硬體、現場可規劃陣列
Abstract
SOC (System on a Chip) is the trend of IC Design. But it is difficult to develop SOC due to its high complexity. In order to solve the complexity problem, the Design method is changing from “Block-based Design” to “Platform-based Design”. Platform-based Design is using a platform with on-chip bus, fine-tuned component, and reconfigured FPGA on it. Only some modification is needed for specific application system. So it is easier and faster to derive a system by using a platform.
We provide a platform-based design example to help the new designer. The platform we choused here is Altera’s Excalibur family—EPXA1. We describe the steps of the design progresses, including H/W development, S/W development, Fine tune the parameter of the platform, and integrated them all into a Flash image. The case study is —developing an Ethernet SOC on platform.
SOC 在 FPGA 之軟硬體模組設計平台之研發
壹 前言
系統單晶片(System on a Chip，簡稱 SOC)是 IC 設計業未來發展的趨勢。它 將系統整合在一個或幾個晶片中，因而具有降低晶片成本、縮小產品體積、以及 降低耗電等好處。因此目前 IC 設計界一般都認為，要想在市場中具備長遠的競 爭力，就要從傳統 IC 設計邁向系統層級的設計。 但是要進入 SOC 卻相當困難，肇因於系統層級的設計複雜非常高。要完成 一個系統的開發，會遇到許多系統整合上的問題，也因而使得 SOC 的門檻難度 高於傳統 IC 設計許多。有鑑於此，需要有好的設計方法才能有效的降低 SOC 整 合難度並縮短開發時間。
貳 研究目的
為了縮短 SOC 的開發時間及難度，平台基礎設計(Platform-based Design)是 一個被討論的方法。所謂 Platform-based Design，是指使用一個以晶片匯流排為 基礎、已具備系統雛型並留有彈性的平台，藉由在其上增減或修改模組來快速得 到新的系統。 本實驗室多年來己經完成許多 SIP 的開發，累積了許多 SIP 的設計能量，也 在系統整合上相當有經驗。因此希望藉由完成一個平台設計的實例，來幫助使用 者了解平台設計是如何有效的幫助 IC 設計者跨入 SOC 領域。希望讓想要踏入 SOC 領域的使用者能夠得到更完整的認識與幫助。
參 研究方法
在本文中，我們的研究方法強調平台設計之實作方法與過程之呈現。我們實 際使用市售的發展平台，來開發一個具備網路功能的系統晶片，並把如何在平台 上作設計與開發的過程作一介紹。 在 SOC 軟硬體模組設計平台的研發中，在確定系統的規格之後到系統的完 成，在實務上要完成的工作可分為四項： (1)工作一：FPGA 硬體模組的開發 藉由平台設計之助，我們不須從無到有兜起系統，但是仍要針對不同的應 用，將特殊硬體加入到系統中，這個部份是使用者要自行設計的。此處硬體模組 的開發與傳統的 IP 設計一樣，使用者先獨立開發完成 IP 的設計與驗證。以網路 SOC 為例，要使系統具備乙太網路的通訊能力，在 FPGA 硬體模組上，使用者 需要開發 MAC IP(Media-Access-Control Intelligence-Property)。(2)工作二：軟體的開發
軟體的開發可以分為「應用程式」與「驅動程式」兩者。「應用程式」與硬
體觀念較無關，使用者需要的是對系統所應用的方面的了解。以乙太網路 SOC 為例，應用程式需要了解的是網路 TCP/IP 協定，並將其撰寫成嵌入式軟體。因
為與硬體觀念較無關，因此這個部份可以與硬體模組的開發同步進行。 「驅動程式」部份則與硬體息息相關，如何撰寫，需要了解硬體所提供的控 制方法，各種動作的操作步驟以及控制暫存器提供的設定等。而驅動程式所控制 的硬體，包括平台本身的硬體與使用者的硬體模組；前者通常會由平台廠商提供 驅動程式範例，使用者可以視需要稍作修改即可；後者需要從 FPGA 硬體模組的 開發者取得資訊，並自行撰寫。 (3)工作三：平台本身參數的調整： 不同的系統有不同的需求，開發平台一般都會保留許多的參數供使用者設 定，平台廠商會提供平台的設定工具。參數基本上分成三類：(1)決定啟動平台 提供的哪些功能(2)時脈相關的資訊設定(處理器、晶片匯流排頻率)(3)硬體對映位 址的設定(包括記憶體與硬體元件的位址等) (4)工作四：軟硬體開發後彼此整合以及與平台的整合 在軟硬體各別開發、組態完成後，最後呈現的是整個系統，因此如何能讓整 體配搭的絲絲入扣，就仰賴整合的功夫了。平台廠商會提供工具，讓使用者叫入 前述三者所完成的檔案與資訊，藉由工具整合軟硬體以及平台組態，產生單一的 影像檔。影像檔可以燒錄到平台的唯讀記憶體中，當平台一開機時，就讀取影像 檔來初始化平台，完成後整個平台就成為使用者藍圖中的 SOC 了。 接下來我們介紹 SOC 在 FPGA 之軟硬體模組設計平台之研發的實作方法與 過程，首先我們對所使用的平台作介紹，然後介紹所使用的工具，接著對具體的 步驟作說明，然後提供一個網路 SOC 的平台實作範例。
Create ARM922T-EPXA1 Pre-SOC 平台介紹
我們使用新華電腦公司的 Create ARM922T-EPXA1 Pre-SOC 發展平台，上面 搭載的晶片是 Altera 公司的 Excalibur 晶片，Excalibur 晶片整合了 AMR922T、 AMBA On-Chip Bus、以及豐富的元件於其中，並且保留可規劃的 PLD 空間，因 此很適合作為跨入 SOC 領域的平台。新華電腦公司的套件將它與發展板搭配， 有許多 I/O 可使用，如 LCD、Keypad、CF Card、Ethernet 等。
我們使用的平台由 Create ARM922T-EPXA1 及 Creator 發展板組成，這個平 台具有下列的特點：
Create ARM922T-EPXA1 子板特色介紹：
Altera EPXA1 Chip
Core: ARM922T On-chip bus: AHB 2.0 PLD: 100K Gate Count Interrupt Controller Timer、PLL、UART
External Memory I/F
8M-Byte Flash Memory 32M-Byte SDRAM ARM ICE JTAG
Altera Byte Blaster MV download cable
118 Programmable I/O Pins
圖一 Create ARM922T-EPXA1 子板 (圖片來源：新華電腦公司)
Creator 發展板(母板) 特色介紹：
母板記憶體:
2M Bytes Flash Memory、 16M Bytes SDRAM、EEPROM
通訊介面:
Ethernet 、UART、USB 1.1
、I2C
人機介面:
Codec 、CMOS Camera、Keypad、 LED、7-Seg、DIP Switch、LCD 圖二 Creator 發展板(母板) (圖片來源：新華電腦公司) SOC 在 FPGA 之軟硬體模組設計平台發展工具介紹 為了完成軟硬體模組設計，並與平台整合，我們需要用到工具的輔助，我們 將它列表整理如下：
工具性質 工具名稱 公司 功能描述 H/W Design Tool QuartusⅡ Altera
提供平台參數的設定，及 Altera PLD 的合 成、佈局等功能。
S/W Design Tool ARM ADS ARM
利用 ARM Compiler 可以將應用程式原始 碼編譯成機器碼，供 ARM CPU 執行之。 Makeprogfile.exe H/W-S/W Integrated Tool LIB_BOOT_XA_ADS.lib Altera Makeprogfile.exe 用來將軟硬體資訊整合 在一起；LIB_BOOT_XA_ADS.lib協助 ADS 編 譯出影像檔。
JTAG Debug ICE H/W
Carrier ICE Microtime Debug IDE Tool Domingo Microtime
利用 Domingo 除錯軟體加上 Carrier ICE ARM，可以對應用軟體進行高階 C 語言 除錯，並完成燒錄唯讀記憶體的工作。
表一 平台開發工具
QuartusⅡ是 Altera 公司的 PLD 編譯軟體，提供平台參數的設定，及 Altera PLD 的合成、佈局等功能；ARM Compiler 可以將應用程式原始碼編譯成機器碼， 供 ARM CPU 執行；Makeprogfile.exe 與 LIB_BOOT_XA_ADS.lib 是 Altera 提供
用來將軟硬體資訊整合在一起，以及協助 ADS 編譯出影像檔的工具；Domingo
是新華電腦提供的除錯軟體，我們藉助它控制 ICE 完成燒錄唯讀記憶體的工作。
平台設計的具體步驟
我們下面以 Create ARM922T-EPXA1 Pre-SOC 平台為例，介紹硬體的開發與 軟體同時設計、IP 整合到平台中的方法、以及最後軟體和硬體要如何整合在一 起載入到平台中執行等方法。
上圖三是 SOC 在 FPGA 之軟硬體模組設計平台之研發簡單的流程圖，圖中 我們把平台開發流程分成四個階段，分別介紹於下： 第一個階段: User Input 這是第一個階段，此時只有平台，尚未有設計。一個好的平台可以讓軟體與 硬體各自進行開發，在最後階段再整合在一起，以縮短開發時間。在這個階段我 們開始軟體與硬體的開發，兩者可同時進行，這樣能再縮短系統總開發時間。軟 體在這時能夠完成應用層程式的開發，並進行一些硬體驅動程式的先期開發(要 完成驅動程式，還需要之後的硬體資訊)；硬體端在這個階段設計欲加入到 FPGA 的硬體，此時是一個獨立的 IP 設計，可視為如同傳統的 IP 設計一般。 第二個階段: H/W Tools 這個階段主要是要將硬體整合到平台中，也就是將第一階段完成的 IP 加入 到 FPGA 中。Altera 的 QuartusⅡ提供對 Excalibur 系列晶片的支援，可以將使用 者自己的 IP 整合到 Excalibur 晶片中。QuartusⅡ編譯後會產生 FPGA 的電路規劃 檔(.sbi)、平台參數化設定檔(.sbd)，以及硬體的位址映對(memory-mapped)資訊檔 (.h)。 硬體的位址映對資訊檔(.h)，是以 C/C++的頭檔(header)格式產生，為的是將 位址映對資訊提供給軟體開發者，好讓他們能撰寫硬體的驅動程式。 makeprogfile.exe、Boot Data(.o)因為和第三個階段有關，所以留待第三個階 段介紹後再說明。 第三個階段: S/W Tools 這個階段有兩個工作：一是將軟體開發完成。二是將軟體與 FPGA 的電路規 劃檔、平台參數化設定檔三者整合在一起，產生可燒錄到 ROM 的影像檔，當系 統啟動時微控器會讀取 ROM 中影像檔的指令，作下列三件事：(1)將平台作參數 化。(2)將使用者 IP 規劃到 FPGA 之中。(3)執行軟體開發者所撰寫的程式(應用 程式與 Driver)。 所以在這個階段，首先是軟體開發者取得硬體的位址映對資訊檔(.h)，在程 式中引入，並完成硬體的驅動程式部份(應用程式己於第一階段完成)，經過 ARM Compiler，產生 HEX 檔(.HEX)。
然後是將 sbi 檔、sbd 檔與 HEX 檔整合在一起成為一個物件檔(.o)。這項工 作很簡單，只要指定三者的路徑然後執行 Altera 提供的工具(makeprogfile.exe 執 行檔)，物件檔(.o) 就會產生。
第四個階段: Output
這個階段主要介紹 SOC 在 FPGA 之軟硬體模組設計平台之研發，最後會得 到的產出，主要有兩類，這兩種 Output 都是藉由 ARM Compiler(ADS v1.2)完成。
第一類 Output：因為系統通常會有模擬器(Simulator)，因此我們可以產出的 第一類檔案是不含硬體資訊，單純驗證軟體行為的除錯檔(.elf)，它可以提供給模 擬器作為輸入。
(.bin)。影像檔燒錄到平台的 ROM 之後，重新啟動系統，就可以將原本的平台規 劃成我們設計的 SOC。Flash ROM 內的啟動程式主要擔當以下之任務：
初始化平台參數 初始化主記憶體
複製 ROM Code 到 SDRAM 初始化 PLD
Remap System Memory 將控制權交給主程式
Altera 提供了 LIB_BOOT_XA_ADS.A 的程式庫供 ADS 編譯器使用，使用該 程式庫之後，上述啟動程序就會自動被處理掉。要產生能燒錄到 ROM 的影像檔 (.bin)，需要編譯一個新的專案。專案內容包含兩個檔案，一個是第三個階段所 產生的物件檔(.o)，另一個是 Altera 提供的 LIB_BOOT_XA_ADS.A 程式庫(.A)。
Case Study---網路 SOC 使用軟硬體模組平台設計
接下來我們就按照上述，以 Create ARM922T-EPXA1 及 Creator 發展板為平 台，提供一個網路 SOC 在 FPGA 之軟硬體模組設計平台之研發的實例，介紹如 何以 FPGA 軟硬體平台設計一個網路 SOC，包括硬體及軟體端分別如何設計， 以及如何整合在一起，完成一個軟硬體都符合目標的 SOC。 第一個階段: User Input 軟體方面：(一)應用程式的開發。因為系統最後是一個網路 SOC，所以在第 一個階段我們要完成網路應用程式的開發。在嵌入式網路 SOC 系統中，要完成 基本的通訊程式，需要完成 ARP 與 UDP/IP 協定應用程式。 圖四 網路應用程式
Driver、ARP、IP、UDP/TCP、與 Application Layer 彼此的層級關係如圖四 所示。ARP 是用來得到 IP address 與 MAC address 關連的網路協定。網路要傳送 資料，需要先由 ARP 訊問目的地端位址。同理，ARP 協定也負責回應網路上送 來的位址詢問封包。在有了 Address 資訊之後，就可以透過 UDP 與 IP 協定作資 料封包的傳送與接收了。UDP 是一個簡單的傳送協定，檔頭只有四個欄位(目的 埠、來源埠、長度、總和)，配上 IP 協定後就能傳送/接收封包。 (二)驅動程式的先期開發。在第一階段，可以對驅動程式作先期的開發。所 謂先期的開發，是因為此時我們還沒有硬體的位址映對資訊；不過，我們仍然能
先規劃驅動程式的動作。包括初始化(initial)、控制(control)等動作。以網路 SOC 為例，驅動程式可以先規劃控制器初始化、訊框描述者初始化、傳送控制、接收 控制四個函數的動作。 硬體方面：在這裡我們需要加入到平台中的硬體是 MAC(網路介質存取控制 器)，它掌管乙太網路存取，與晶片外部的實體層(PHY)整合後，可以使系統具備 乙太網路的能力。乙太網路 MAC 是己經發展成熟的 IP，我們直接使用網路上取 得的 Opencore 的 MAC 作修改。主要是將 On-chip Bus 的介面由 Wishbone 修改 成 AHB。 第二個階段: H/W Tools 在這個階段主要只與硬體有關，我們要使用 QuartusⅡ完成兩件事：(1)對平 台作參數設定，包括設定記憶體與硬體的控制暫存器位址，並(2)將 MAC 置入平 台的 PLD 中。然後進行編譯，最後會產生 FPGA 的電路規劃檔(.sbi)、平台參數 化設定檔(.sbd)，以及硬體的位址映對記錄檔(.h)。 圖五 使用 QuartusⅡ對平台硬體部份作規劃 第三個階段: S/W Tools 軟體方面：我們將第二階段取得的硬體位址映對資訊檔(.h)引入到軟體專案 中。然後專案就可以讓 Compiler 進行編譯，編譯無誤後，所產生的檔案為 HEX 檔。下圖六是硬體位址映對資訊檔(.h)的部份內容，顯示控制暫存器的位址資訊。 圖六 硬體位址映對資訊檔(.h) //EXC_PLD_BLOCK0_BASE is 0x80000000 (defined in stripe.h)
#define MODER (*(volatile unsigned *)(EXC_PLD_BLOCK0_BASE+0x00)) #define INT_SOURCE (*(volatile unsigned *)(EXC_PLD_BLOCK0_BASE+0x04)) #define INT_MASK (*(volatile unsigned *)(EXC_PLD_BLOCK0_BASE+0x08)) #define IPGT (*(volatile unsigned *)(EXC_PLD_BLOCK0_BASE+0x0C)) #define IPGR1 (*(volatile unsigned *)(EXC_PLD_BLOCK0_BASE+0x10)) #define IPGR2 (*(volatile unsigned *)(EXC_PLD_BLOCK0_BASE+0x14)) #define PKTLEN (*(volatile unsigned *)(EXC_PLD_BLOCK0_BASE+0x18))
在完成軟體的編譯之後，在第三個階段還有一件重要的事要完成，就是將所 完 成 的 軟 體 與 硬 體 整 合 起 來 。 這 項 工 作 可 以 藉 由 Altera 提 供 的 工 具 --makeprogfile.exe 執行檔來完成，把硬體資訊(sbi 檔、sbd 檔)與軟體資訊(HEX 檔)整合在一起成為一個物件檔(.o)。這項工作很簡單，只要指定三者的路徑然後 執行 Altera 提供的工具(makeprogfile.exe 執行檔)，物件檔就會產生。 第四個階段: Output 經 過 前 三 個 階 段 ， 系 統 開 發 己 經 完 成 了 ， 接 下 來 我 們 使 用 ARM 的 Compiler—ADS v1.2 產生系統軟體的除錯檔，給 simulator 模擬；或者是產生整 合軟硬體的影像檔，載入平台來執行。
肆 結論
在這個計劃中，我們使用 Platform-based SOC 的設計方法提供一個 SOC 的 開發經驗。我們使用的發展平台是搭載了 Altera Excalibur 晶片的發展板(圖七)， 我們探討了開發過程中的具體步驟，包括硬體開發、軟體開發、平台本身參數調 整，以及彼此整合在一起工作等內容。並且提供一個乙太網路的 SOC 系統開發 作為例子。
圖七 Create ARM922T-EPXA1 及 Creator 發展板
這個計畫探討 SOC 在 FPGA 之軟硬體模組設計平台之研發，對進入 SOC 是 否有幫助。經由使用平台作為 SOC 開發的經驗，我們認為平台設計的確能幫助 使用者減少進入 SOC 的時間與難度。它很適合使用於： 1．作為學校在 SOC 課程的教學利器。 因為 SOC 在 FPGA 之軟硬體模組設計平台之研發可視為半完成的系統，是 以晶片匯流排為基礎、在已具備系統雛型的平台上彈性可規畫的 FPGA 空間讓使 用者發揮，與軟體的開發配合後，就能提供一個快速完成系統的平台，是學校在 SOC 課程的教學利器。 2．作為由 IC 設計跨向 SOC 的階梯 經由實際將 IP 整合到平台的工作，並且提供控制的軟體，能夠學習軟體硬 Create ARM922T-EPXA1 LCD Keypad RJ45
體整合開發的 SOC 經驗。不同於傳統 IP 設計經驗，學生不只是學習 IP 設計， 灌測試向量到 IP 中測試，而是實際將 IP 放到系統中驗證，學習到軟體與硬體如 何在系統中合作。
伍 參考文獻
[1] Marc Bertola, Guy Bois, “A methodology for the design of AHB bus master wrappers,” Proceedings of the Euromicro Symposium on Digital System Design, 2003
[2] AMBA Specification, Rev2.0, ARM Inc, 1999.
[3] www.microtime.com.tw
[4] www.altera.com
[5] 廖裕評,陸瑞強, 系統晶片設計-使用QuartusⅡ, 全華圖書出版, 2005.
[6] 葉秉哲, C++程式語言經典增訂版, 儒林圖書出版, 2001
計畫成果自評表
研究內容與原計畫相符程 度 原計劃的宗旨是 SOC 在 FPGA 之軟硬體模組設計平台 之研發，我們使用的平台，是一個整合了 FPGA 的 SOC 開發平台，與原計劃相符。所使用的平台為一完整系 統的平台，(包括嵌入式微處理器、晶片匯流排、平台 參數化、硬體自行加入至 FPGA 等功能)，都與原計劃 所提相符。 原計劃提及要提供的實作範例，在此是提供一個網路 SOC 開發實例。 達成預期目標情況 符合原計畫的內容，但是還可以更進一步的擴充，就 是以外接的大容量 FPGA 取代平台內建的 FPGA，這 樣可以整合更多的硬體元件。這個部份是未來可以繼 續研究的方向。 研究成果之學術或應用價 值 1．作為學校在 SOC 課程的教學利器。 因為 SOC 平台設計可視為半完成的系統，在 FPGA 加 入硬體模組設計，並與軟體整合後就能快速得到系 統，因此是很適合學校在 SOC 課程教學的利器。 2．作為由 IC 設計跨向 SOC 的階梯 經由實際將 IP 整合到平台的工作，並且提供控制的軟 體，使用者能夠學習軟體硬體整合開發的 SOC 經驗。 不同於傳統 IP 設計經驗，使用者將不只是學習 IP 設 計，灌測試向量到 IP 中測試，而是實際將 IP 放到系 統中驗證，學習到軟體與硬體如何在系統中合作。 是否適合在學術期刊發表 或申請專利 因為本計劃詳述了 SOC 平台開發的使用方法、過程與 步驟，並且切割成軟體、硬體、以及整合等硬體，除 了適合教學用途外，也適合寫在教育論文，投稿於學 術期刊中。 附件一可供推廣之研發成果資料表
□ 可申請專利 可技術移轉 日期：94 年 07 月 06 日國科會補助計畫
計畫名稱：SOC 在 FPGA 之軟硬體模組設計平台之研發 計畫主持人：黃英哲 計畫編號：93－2622－E－110－004－CC3 學門領域：微電工程技術名稱
在 Excalibur 平台上之網路 SOC 整合軟硬體範例創作人
黃英哲 中文： 在 這 個 計 劃 中 ， 我 們 使 用 Altera EPXA1 發 展 平 台 提 供 一 個 Platform-based SOC 的開發流程。在計劃中探討了開發過程中的具 體步驟，包括硬體開發、軟體開發、平台本身參數調整，以及彼此 整合在一起工作等方法。並且提供一個乙太網路的 SOC 系統開發 作為實例。技術說明
英文：In this project, we provide a Platform-based SOC Develop Flow. We use the Altera EPXA1 platform to develop an Ethernet SOC by platform based methodology. The details of the steps in the develop flow (include H/W design, S/W design, platform Configuration, and System integration) are descript in our report.
