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不同主動區面積與不同鰭數目對Tri-Gate FinFET元件之電性分析及可靠度研究

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Academic year: 2021

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全文

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國立高雄大學電機工程研究所

碩士論文

不同主動區面積與不同鰭數目對

Tri-Gate FinFET

元件之電性分析及可靠度研究

The Impact of Various Active Surface Area(SA) and Fin

Number on Device Performance and Reliability of

Tri-Gate FinFET

研究生:莊喬丰 撰

指導教授:葉文冠 博士

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不同主動區面積與不同鰭數目對

Tri-Gate FinFET

元件之電性分析及可靠度研究

指導教授:葉文冠 博士 國立高雄大學電機工程研究所 學生:莊喬丰 國立高雄大學電機工程研究所

摘要

為了達到更佳的性能及可靠度,元件材料及結構不斷地被改良,鰭式場效電 晶體憑藉著其優異的元件特性與持續微縮的可行性,取代了傳統的平面場效電晶 體。本論文中我們針對通道長度為16nm,寬度為 10nm 的三閘極鰭式場效電晶 體進行研究。 當元件結構由傳統平面轉為立體結構,可能出現不同於以往的現象。在平面 場效電晶體中,主動區面積大小對元件的影響,主要來自於製造過程中,淺溝槽 內之填充物因溫度而造成的體積變化,進而對元件通道造成擠壓的應力。我們認 為在鰭式場效電晶體中,由於通道位置處於淺溝槽隔離的上方,故主動區面積對 元件的影響將由其他的物理機制所主導。我們發現當元件上方覆蓋了具拉伸應力 之接觸蝕刻停止層後,主動區面積越大之元件使鰭部分產生越嚴重的彎曲現象, 通道內感受到越大的擠壓應力,使n 型元件電流越小,但可靠度較佳,p 型則反 之。

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4 我們也探討了單鰭與多鰭結構對三閘極鰭式場效電晶體之影響。由於通道耦 合效應與接觸蝕刻停止層造成的通道彎曲效應交互作用,故在多鰭結構下,n 型 元件歸一化後之電流略小,但可靠度越佳;p 型元件鰭數與電流關係則較為複雜, 但鰭數越多之元件有越差的可靠度。 關鍵字: 鰭式場效電晶體、淺溝槽隔離、主動區面積、接觸蝕刻停止層

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The Impact of Various Active Surface Area(SA) and

Fin number on Device Performance and Reliability of

Tri-Gate FinFET

Advisor:Dr. Wen-Kuan Yeh Institute of Electrical Engineering National University of Kaohsiung

Student:Chiao-Feng Chuang Institute of Electrical Engineering National University of Kaohsiung

Abstract

To enhance electrical characteristics and reliability, material and structure of device are continuously innovate---Traditional planar MOSFET is replaced by 3D FinFET due to its performance and as well as the capability of scaling. In this work, Tri-Gate FinFETs with 16nm channel length and 10nm fin width are investigated.

Some different phenomena may occur when device structure is transformed from planar MOSFET to 3D FinFET. The influence of the Active Surface Area on the device for the former is derived from the variation of STI oxide volume during the manufacturing process, which causes compressive stress on the channel. Of which the latter is dominated by other physical mechanism due to the fact that the channel is located above STI. Also, it is found that covered by Contact Etch Stop Layer(CESL)

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with tensile stress, the larger Active Surface Area FinFET has, the more fin bends, resulting in stronger compressive stress onto the channel, which makes Id of nFinFET drop, but with better HCI reliability. pFinFET is the reverse.

We also investigated the impact of single and multi-fin structure in FinFET. The interaction between coupling effect and the fin bending (compressive stress caused by tensile CESL) affects the behavior of FinFET. In consequence, multi-fin structured nFinFET provides slightly lower Id, but better HCI reliability, whereas a pFinFET shows slightly complex relationship between Id and fin number structure and worse HCI reliability as the number of fins increases.

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誌謝

光陰荏苒,如今我已完成高雄大學電機工程學系微電子組的碩士生涯,達成 了階段性的任務,即將脫離校園進入人生的下一段旅程,而在求學這條道路上, 對於所有曾經幫助、支持我的人,我銘感五內。 首先感謝指導教授葉文冠老師,老師的半導體實驗室提供了完整的實驗器材 及環境,充足的資源讓我的研究得以順利進行,並且除了半導體領域專業知識的 傳授外,平時也不吝於分享各種人生閱歷以及對於生涯規劃的建議,都使我獲益 良多。我也要感謝高雄師範大學電子系的楊宜霖教授以及師母章聞奇博士,在我 實驗碰上難題時不厭其煩地協助我,也在半導體理論、研究方向及數據分析等方 面給予指導。幾位老師對我無私的費心指導,是這篇論文得以完成的幕後功臣。 再來我要感謝508-1 實驗室的各位夥伴,首先是帶領我熟悉機台操作及實驗 教學的學長姊嘉鍵、介晨、旭廷、映雅及詩堯;一同教學相長並一起解決難題的 好同學程凱以及學姊安妮;協助處理實驗室大小事務的學弟右霖、值誠、煒得及 孟琰;協助我進行實驗量測的學弟妹致睿、芸瑄、佳容;從業界角度提供各種寶 貴意見的林大哥。在這段日子裡,因為有你們的幫忙,才讓我的研究能更順利。 我也要特別感謝翔珆,謝謝妳陪我度過一整個研究所的生涯,妳的陪伴是我持續 向前進步的動力。最後要感謝我的父母對我不求回報的奉獻、栽培,默默的支撐 著我從小到大的求學之路,讓我毫無後顧之憂的邁步向前,一步步成長茁壯。 如果說科學是文明的起點,那在求知道路上伴我前行的莫過於家人與知遇的 關愛吧!憶起當年鳳凰花綻之時,我還像一顆青澀的種子,在無垠的杏壇中顯得 唐突,那時的我便立下誓約,堅信著某天終將芬芳。回首向來,我完成了最美好 的自我驗證,現在的我,內心充滿冀望與期盼,仿佛前方沒有終點似的,只有滿 滿的感謝與知足,在又一次鳳凰花開的季節裡,因為有你們,我顯得絢爛、多采。 莊喬丰

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目錄

摘要... 3 Abstract ... 5 誌謝... 7 目錄... 9 圖目錄... 11 第一章 緒論 ... 14 1.1 研究背景與動機 ... 14 1.2 文獻探討... 16 1.3 論文架構... 17 第二章 基礎理論與實驗方法 ... 19 2.1 先進元件製程 ... 19 2.2 應變矽技術 ... 19 2.3 元件可靠度量測理論 ... 21

2.3.1 熱載子效應(Hot Carrier Effect, HCE) ... 22

2.4 實驗儀器之介紹 ... 22 2.5 元件基本電性量測 ... 23 2.6 元件電性參數分析 ... 23 2.6.1 ID-VG特性曲線 ... 23 2.6.2 ID-VD特性曲線 ... 24 2.6.3 臨界電壓(VTH) ... 25 2.6.4 轉移電導(GM) ... 25 2.6.5 次臨界擺幅(S.S.) ... 25 2.6.6 飽和電流(ID,sat) ... 26 第三章 不同主動區面積(SA)對元件特性及可靠度之影響 ... 27 3.1 不同主動區面積(SA)之元件基本電性實驗 ... 27 3.1.1 實驗設計... 27 3.1.2 基本電性分析 ... 27 3.2 不同主動區面積(SA)之元件 HCI 可靠度實驗 ... 30 3.2.1 實驗設計... 30 3.2.2 可靠度實驗結果分析 ... 31 第四章 不同鰭數對元件特性及可靠度之影響 ... 34 4.1 不同鰭數之元件基本電性實驗 ... 34 4.1.1 實驗設計... 34 4.1.2 基本電性分析 ... 34 4.2 不同鰭數之元件HCI 可靠度分析 ... 36

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10 4.2.1 實驗設計... 37 4.2.2 可靠度實驗結果分析 ... 37 第五章 結論與未來展望 ... 41 5.1 結論... 41 5.2 未來展望... 42 參考文獻... 71

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圖目錄

圖1- 1 平面 MOSFET 結構圖及 SA 規格參數示意圖 ... 44

圖2- 1 Tri-Gate FinFET 之 TEM 圖 ... 44

圖2- 2 電子的導帶能谷受橫向應變之示意圖... 45 圖2- 3 熱載子效應示意圖... 45 圖2- 4 探針座量測系統... 46 圖2- 5 半導體參數分析儀(Agilent B1500A) ... 46 圖3- 1 Tri-Gate FinFET 之結構示意圖 ... 47 圖3- 2 單鰭 nFinFET 不同 SA 規格之 ID-VG圖 ... 47 圖3- 3 單鰭 nFinFET 不同 SA 規格之臨界電壓(VTH)圖 ... 48 圖3- 4 單鰭 nFinFET 不同 SA 規格之次臨界擺幅(S.S.)圖 ... 48 圖3- 5 單鰭 nFinFET 不同 SA 規格之 ID-VD圖(L=16nm) ... 49 圖3- 6 單鰭 nFinFET 不同 SA 規格之 ID-VD圖(L=20nm) ... 49 圖3- 7 單鰭 pFinFET 不同 SA 規格之 ID-VG圖 ... 50 圖3- 8 單鰭 pFinFET 不同 SA 規格之臨界電壓(VTH)圖 ... 50 圖3- 9 單鰭 pFinFET 不同 SA 規格之次臨界擺幅(S.S.)圖 ... 51 圖3- 10 單鰭 pFinFET 不同 SA 規格之 ID-VD圖(L=16nm) ... 51 圖3- 11 單鰭 pFinFET 不同 SA 規格之 ID-VD圖(L=20nm) ... 52 圖3- 12 FinFET 元件通道應力及通道彎曲機制示意圖 ... 53 圖3- 13 熱載子注入實驗流程圖... 54

圖3- 14 單鰭 nFinFET 不同 SA 規格經 6000s HCI stress 之 ID-VG圖 ... 55

圖3- 15 單鰭 nFinFET 不同 SA 規格經 6000s HCI stress 之臨界電壓(VTH)變 化圖 ... 55 圖3- 16 單鰭 nFinFET 不同 SA 規格經 6000s HCI stress 之次臨界擺幅(S.S.)

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變化圖 ... 56

圖3- 17 單鰭 pFinFET 不同 SA 規格經 6000s HCI stress 之 ID-VG圖 ... 56

圖3- 18 單鰭 pFinFET 不同 SA 規格經 6000s HCI stress 之臨界電壓(VTH)變 化圖 ... 57

圖3- 19 單鰭 pFinFET 不同 SA 規格經 6000s HCI stress 之次臨界擺幅(S.S.) 變化圖 ... 57 圖4- 1 不同鰭數 nFinFET 之 ID-VG圖 ... 58 圖4- 2 不同鰭數 nFinFET 之 ID-VD圖 ... 58 圖4- 3 不同鰭數 nFinFET 之 ID-VG圖(歸一化) ... 59 圖4- 4 不同鰭數 nFinFET 之 ID-VD圖(歸一化) ... 59 圖4- 5 不同鰭數 nFinFET 與飽和電流 ID關係圖 ... 60 圖4- 6 不同鰭數 pFinFET 之 ID-VG圖 ... 60 圖4- 7 不同鰭數 pFinFET 之 ID-VD圖 ... 61 圖4- 8 不同鰭數 pFinFET 之 ID-VG圖(歸一化) ... 61 圖4- 9 不同鰭數 pFinFET 之 ID-VD圖(歸一化) ... 62 圖4- 10 不同鰭數 pFinFET 與飽和電流 ID關係圖 ... 62 圖4- 11 單鰭結構 FinFET 通道內部反轉電荷示意圖 ... 63 圖4- 12 多鰭結構 FinFET 通道內部反轉電荷與耦合電場示意圖 ... 63 圖4- 13 單鰭與多鰭元件與接觸蝕刻停止層之應力示意圖... 64

圖4- 14 不同鰭數 nFinFET 經 6000s HCI stress 之 ID-VG圖 ... 64

圖4- 15 不同鰭數 nFinFET 經 6000s HCI stress 之 ID-VG圖(歸一化) ... 65

圖4- 16 不同鰭數 nFinFET 經 6000s HCI stress 之臨界電壓(VTH)變化圖 ... 65

圖4- 17 不同鰭數 nFinFET 經 6000s HCI stress 之次臨界擺幅(S.S.)變化圖 ... 66

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圖4- 19 不同鰭數 nFinFET 經 6000s HCI stress 之 ID-VD圖(歸一化) ... 67

圖4- 20 不同鰭數 pFinFET 經 6000s HCI stress 之 ID-VG圖 ... 67

圖4- 21 不同鰭數 pFinFET 經 6000s HCI stress 之 ID-VG圖(歸一化) ... 68

圖4- 22 不同鰭數 pFinFET 經 6000s HCI stress 之次臨界擺幅(S.S.)變化圖 ... 68 圖4- 23 不同鰭數 pFinFET 經 6000s HCI stress 之臨界電壓(VTH)變化圖 ... 69

圖4- 24 不同鰭數 pFinFET 經 6000s HCI stress 之 ID-VD圖 ... 69

圖4- 25 不同鰭數 pFinFET 經 6000s HCI stress 之 ID-VD圖(歸一化) ... 70

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第一章 緒論

1.1 研究背景與動機

如今半導體產業已是全世界規模最大的產業之一,根據國際半導體產業協會 (SEMI)的統計,西元 2017 年全世界半導體的產值已經突破 4000 億美元,年增 20%,不僅突破歷史紀錄,估計成長的態勢將會再延續數年,且如今幾乎所有人 類的生活皆已與半導體脫離不了關係,過去數十年半導體產業的蓬勃發展,已經 大大的改變了我們的生活。回顧半導體的發展歷史,1947 年第一顆純固態電晶 體誕生於美國貝爾實驗室(IBM Bell Labs),實驗室中三位將半導體材料應用在電 晶體之上的三位科學家John Bardeen、Walter Brattain 及 William Schockley,也因 為其在電晶體發明上偉大的貢獻而獲頒 1956 年的諾貝爾物理學獎,電晶體也取 代了真空管,從此大大的改變了人類的生活型態,因此也被喻為二十世紀最偉大 的發明。

從第一顆電晶體被發明之後,一些大型的電子公司開始投入大量資源進行電 晶體的研發,於是在1960 年 MOSFET 被發明出來,積體電路(IC)亦在這一年被 實現。Intel 創始人之一的 Gordon Moore 在 1965 年提出了摩爾定律(Moore’s law), 預測同樣面積的積體電路上可容納的電晶體數量大約每隔兩年會增加一倍,此定 律後來便被各大半導體廠作為發展藍圖,不斷地對元件尺寸進行微縮,因為元件 尺寸的縮小便意味著晶片製造成本的降低,以及晶片性能的提升。半導體產業的 龐大商機,令各大半導體廠無不卯足全力進行製程技術的研發,也促使MOSFET 的元件尺寸急速的縮小、性能迅速提升,並透過大幅提升了效能的電腦劇烈的衝 擊了各行各業的發展與人類的生活模式。但是隨著元件尺寸不斷的縮小,過短的 通道長度使得元件的特性出現了意料之外的改變,因為元件中源極與汲極的電場 發生變化,產生了許多負面效應,如汲極引致能障下降(Drain-Induced Barrier

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15 Lowering, DIBL)、崩潰(Breakdown)、貫穿現象(Punch-Through)、閘極漏電流 (leakage)等現象,成為 MOSFET 微縮工程的瓶頸。 儘管各種抑制上述負面效應的製程方法不斷的被提出,如源/汲工程與基板 工程,期望以改變摻雜濃度的方式來克服短通道效應;Intel 也在 45nm 的製程中 引入高介電系數的介電層,以增加的物理氧化層厚度來抑制閘極漏電流等等,但 即便抑制了負面影響,但這些製程方法在元件持續微縮的同時又引入了介面密度 較高、降低載子遷移率(Mobility)等缺點,再次遇上了元件縮小化的瓶頸,許多 研究團隊便開始發展不同的元件結構,並且由最具發展潛力的立體結構之鰭式場 效電晶體FinFET 脫穎而出,Intel 也在 2012 年於自家 22nm 的 Ivy Bridge 處理器 架構率先量產 FinFET,後來各大半導體廠陸續跟進,並持續進行製程節點的推 進,台灣積體電路公司(TSMC)目前已量產 10 奈米製程,並已著手進行 5 奈米新 廠的興建,此立體架構的FinFET 成功取代了發展多年的平面 MOSFET。 FinFET 之所以可以取代發展已久的平面 MOSFET,主要是因為兩者相較之 下,立體結構的FinFET 具備以下優點:

(1) 抑制短通道效應(Short Channel Effect, SCE) (2) 減緩熱載子效應(Hot Carrier Effect, HCE) (3) 降低元件漏電流(Leakage Current) (4) 改善次臨界擺幅(Subthreshold Swing, S.S.) (5) 較高的轉移電導(Transconductance, GM) (6) 較低的功率消耗(Power Consumption) 製程技術不斷的推陳出新,且當元件結構由平面改為立體,也可能出現以往 MOSFET 不曾出現過的電性行為,本篇論文將對三閘極鰭式場效電晶體(Tri-Gate FinFET 的兩種規格參數進行電性分析及可靠度研究,包含不同主動區面積(SA) 及不同鰭數,這兩個元件規格對於元件電性行為都有著不可忽略的影響,但相關 的研究仍不多,故本篇論文將此做為主要的研究方向。

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1.2 文獻探討

過去數十年,為了提升元件的操作速度並降低驅動電壓,最直接的方法為縮 短通道長度及降低氧化層厚度,因此半導體產業遵循摩爾定律,不斷的對元件尺 寸進行微縮,但隨著製程技術持續推進,終究會因為物理極限而碰上瓶頸,意即 元件尺寸無法無止盡的持續微縮,且除了技術層面的限制之外,元件縮小到一定 程度之後,伴隨而來的是嚴重的短通道效應,以及氧化層厚度過薄造成的漏電流 等惱人的問題,因此尋求其他能夠提升元件性能的方法也是極其重要的一環。妥 善運用元件內的應力即是一種可以提升元件性能的方法,相關的研究證明應力會 對元件的電性行為造成很大的影響,因此 Intel 早在 90nm 製程時就引入應變矽 來增強元件的特性。SA 規格參數與應力有著密切的關聯,SA 規格參數的定義為 閘極至淺溝槽隔離STI 邊緣的距離(如圖 1-1 所示),在 MOSFET 相關的研究指出, 製程中的某些步驟如熱退火時會使淺溝槽中的填充物體積發生變化,並向周圍擠 壓,元件通道區域將因此受到一個擠壓的應力[6],而實驗證明當平行通道的方 向有擠壓應力存在時將使n 型電流降低、p 型電流提高,故當 SA 規格越小時, 意味著淺溝槽與通道間的距離較短,擠壓應力會越大, n 型元件電流越小,p 型元件電流越大。 Intel 在 22nm 製程節點時,於自家第三代 core 處理器架構率先導入立體結構 的三閘極電晶體(Tri-Gate Transistor),突破了傳統平面電晶體的框架,其中又以 閘極包覆著高架通道與「魚鰭」形狀相似的鰭式場效電晶體為此種結構的代表, 相較於傳統平面 MOSFET 閘極只能由單一方向控制通道,此種立體結構之電晶 體則可由三個方向控制通道,因此可以有較佳的閘極控制能力。Intel 表示:「多 出來的控制閘極允許我們在“開啟”狀態時盡可能增加電流量,和在“關閉”狀態時 讓電流量趨近於零並且可以讓電晶體狀態之間的轉換速度變得更快。」換言之, 即 FinFET 能使元件有更強的性能並更加省電,許多在傳統平面 MOSFET 上有的

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17 缺點,在立體的鰭式場效電晶體上也已獲得改善,並且已成為各大半導體廠的主 力產品。FinFET 的鰭數,則是另一個非常重要的規格參數,多重鰭數即是將多 個鰭通道平行排列,並且由同一個閘極同時控制數個鰭通道,概念上近似於加寬 數倍的等效通道寬度,因此汲極電流、轉導GM等等的電性參數也大致會成數倍 的關係,且也會影響元件之可靠性。文獻中將多重鰭數的FinFET 元件所測得的 電流數值除以鰭數,即歸一化(Normalize)以便深入觀察平均每一通道內的電性行 為,發現鰭數越多的元件平均每一鰭通道中的電流值越小,原因是鰭與鰭之間的 間距(pitch)相當接近,元件操作時相臨的鰭通道中之反轉電荷有相互排斥的作用 力,一定程度上降低了閘極電壓的影響力,所以歸一化前雖然多重鰭數的元件相 較於單鰭元件有著高出數倍的電流,但是歸一化之後多重鰭元件的電流反而有較 低的電流值,且在可靠度方面也與元件鰭數有著密不可分的關係,鰭數越多的元 件,在經過長時間的熱載子注入實驗後表現出越優異的可靠度特性。 從這些相關文獻中的討論可知,SA 規格與鰭數對於元件的特性有著舉足輕 重的影響,但自FinFET 被發明以來也不過數年時間,針對各種不同結構、不同 尺寸等等的研究仍不夠完整,預期仍有許多未知的議題待發掘,故本篇論文針對 FinFET 元件的 SA 規格以及鰭數結構進行討論。

1.3 論文架構

本論文意在探討不同的主動區面積與不同的鰭數結構對三閘極鰭式場效電 晶體電性及可靠度之影響,為了更詳盡的深入分析,我們將同時比較 n 型及 p 型兩種FinFET 元件的電性,並進一步使用熱載子注入實驗對元件進行長時間的 可靠度測試。 本論文主要內容一共分為四個章節: 第二章: 基礎理論與實驗方法

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對三閘極鰭式場效電晶體之結構及製程做概論,再介紹量測所採用的各 項軟硬體設備、實驗方法以及各項電性量測的基礎理論。

第三章: 不同主動區面積(SA)對元件特性及可靠度之影響 此章節分為兩部分呈現

1. SA=0.098、0.386、3.842um 之 Tri-Gate FinFET 元件基本電性分析 2. SA=0.098、0.386、3.842um 之 Tri-Gate FinFET 元件經 6000 秒 HCI Stress 後之可靠度分析

第四章: 不同鰭數對元件特性及可靠度之影響 此章節分為兩部分呈現

1. 單鰭與鰭數為 3 根、20 根結構之 Tri-Gate FinFET 元件基本電性分析 2. 單鰭與鰭數為 3 根、20 根結構之 Tri-Gate FinFET 元件經 6000 秒 HCI Stress 後之可靠度分析

第五章: 結論與未來展望

總結上述章節之實驗結果,統整出主動區面積與鰭數結構對於此 新型三閘極鰭式場效電晶體影響之理論,並提出未來展望。

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第二章 基礎理論與實驗方法

2.1 先進元件製程

隨著製程技術不斷推進,鰭式場效電晶體已經成為全世界各大半導體廠的主 力產品,並持續的投入資金技術在元件微縮之上。本研究所使用之元件為高介電 材料(High-k)與金屬閘極(Metal Gate)之三閘極鰭式場效電晶體(Tri-Gate FinFET), 為目前最具發展潛力之元件,詳細規格如下,元件通道長度(Length)為 16nm,鰭 寬度(Fin Width)為 10nm,鰭高度(Fin Height)為 42nm,SA(Active Surface Area)方 面則有0.098um、0.386um、3.842um 等不同規格,另外不論 n/p 型元件,其上皆 覆蓋了氮化矽SiN 作為接觸蝕刻停止層(Contact Etch Stop Layer, CESL),且由於 使用爐管製程,故此 SiN 層具有拉伸應力(Tensile)的特性。圖 2-1 為 Tri-Gate FinFET 之 TEM 圖

2.2 應變矽技術

提高驅動電流並降低驅動電壓為半導體元件微縮的目標,但若能使載子在通 道中的傳輸速度提升,便能在相同技術節點之下獲得更大的驅動電流並降低驅動 電壓,換言之,維持相同的技術節點即可使元件性能達到國際半導體技術藍圖下 一世代的要求,如此便可大幅降低技術研發的成本,也減緩短通道效應。 要提升載子傳輸速度意即必須提升載子遷移率,使矽受到應力後形成應變矽 (strained Si)就是一種可以提升載子遷移率的方法。 載子遷移率(mobility)的關係式如下:

𝜇 =

ⅇ⋅𝜏 𝑚∗

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20 其中e為電子電荷,τ為載子傳輸時,受到散射碰撞之間隔的時間,m*為載子的有 效質量(effective mass),由公式可以很清楚的知道只要有效的提昇受到散射碰撞 之間隔的時間,即減少散射碰撞,或是降低載子的有效質量皆可有效的提昇載子 遷移率。原本的矽原子是面心立方堆積,若在無外部應力的作用下其晶格排列是 呈現對稱,而其能帶也呈現簡併(degeneracy),若利用矽跟鍺的晶格常數差,在 矽表面以磊晶成長(Si1-xGex),並在磊晶成長後期再成長純矽原子,由於晶格匹 配的緣故,表面的矽原子將因為受到底部較大的鍺原子拉伸,形成全面性的拉伸 應力,其能帶也會因對稱被破壞而導致出現能帶分裂,如圖2-2,以電子而言, 原本六個簡併的導帶能谷(conduction band valley),受應力會造成 [001]方向的兩 個導帶能谷會有較低能量,導帶能帶進而分裂成Δ4與Δ2,由於電子出現在能量 較低的Δ2之機率較高,故將會減少電子在不同導帶能谷間越遷而造成的散射 (inter-valley scattering),在傳輸方向的電子有效質量也會降低,提升電子遷移率。 實驗結果發現,當X、Y平面有拉伸應力作用存在,電子電洞之遷移率皆會提升, 但在高電場時電洞遷移率則僅微幅增加。 另外有研究指出,若以局部應變矽的方式在單一軸向產生應力,對電子電洞 遷移率的影響並不同,在X、Y、Z方向分別可得到不同的效果,如表2-1所示為 拉伸應力在不同方向作用之效果。故實際應用上通常會在n型元件上沉積具拉伸 應力的SiN薄膜以提升電子遷移率;而在p型元件方面,則是將源、汲極兩端挖出 溝槽並磊晶生成SiGe,利用SiGe對通道造成擠壓應力來提高電洞遷移率。 拉伸應力方向 NMOS PMOS X 提升 下降 Y 提升 提升 Z 下降 提升 表2-1 局部應變矽在拉伸應力下之載子遷移率變化情形

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2.3 元件可靠度量測理論

現在正處於科技發展一日千里的世代,人們對於產品品質的要求也越來越 高,隨著半導體製程技術不斷的推進,為了兼顧效能與品質,半導體元件的可靠 性議題更顯得不容忽視。對於可靠度測試,一般均採用加速測試的方法,即使IC 產品操作在比正常狀態更為嚴苛的環境條件下進行測試,例如更高的環境溫度、 更高的操作電壓及環境的溼度等等因素,如此可大幅縮短測試時間,加速產品故 障機制的發生[12]。 可靠性議題是提升半導體工業發展的主要任務,而常見的可靠度研究亦可分 為下列五種:

(1) 正 / 負 正 偏 壓 溫 度 不 穩 定 性 (Positive/Negative Bias Temperature Instability, PBTI/NBTI)。

(2) 熱載子注入(Hot Carrier Injection / Effect,HCI/HCE)。

(3) 時依性介電層崩潰(Time Dependent Dielectric Breakdown,TDDB)。 (4) 崩潰電荷(Breakdown Charge,QBD)。

(5) 電致遷移(Electro migration,EM)。

利用各種改善可靠度的方法、可靠度工程的技巧及製程技術等相互結合運 用,使整個IC 產品可靠度臻於完善,終極目標為提升產品良率。

本論文主要以熱載子注入Hot Carrier Injection (HCI)對不同主動區面積與不 同鰭數之新型三閘極FinFET 元件做可靠度偏壓測試。就一般傳統 CMOS 元件而 言,熱載子效應對元件可靠度之影響較為嚴重。故為了瞭解 FinFET 的可靠度, 我們將以熱載子效應來對元件做電性壓迫並進一步分析測試後產生之現象,針對 不同元件規格參數之三閘極FinFET 進行深入的探討與研究。

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22

2.3.1 熱載子效應(Hot Carrier Effect, HCE)

熱載子效應(Hot Carrier Effect)是一種會使載子脫軌的機制,當載子受到外力 影響,脫離了原本的路徑,造成元件漏電流變大,產生氧化層內的缺陷(Oxide Traps)或是形成介面層的缺陷(Interface Defect),造成元件衰退,將使得電晶體的 開關特性變差。 當元件的尺寸不斷的微縮,閘極的氧化層厚度變薄,通道長度變短,此時如 果施給元件的電壓沒有同步降低,而是保持與長通道元件一致的話,則短通道元 件內的橫向電場會急遽增加(電場=電壓/長度),這樣一來當載子從源極(Source) 傳輸向汲極(Drain)的時候,載子會因較大的橫向電場獲得較多的能量而成了熱載 子,且這些熱載子會堆積在通道內靠近汲極端的地方,當載子能量達1.3eV 時, 在汲極附近就會產生衝擊游離(Impact Ionization)的現象,進而撞擊出電子電洞 對,並形成介面層缺陷,且撞擊出的電子電洞對會流向閘極及基極,注入到閘極 的電子會使氧化層劣化進而產生缺陷,如圖2-3 的熱載子效應圖所示。當載子能 量達3.7eV 時,在閘極氧化層跟基板之間會產生介面缺陷狀態,當載子流經介面 時,載子會被缺陷所捕捉,使得元件效能降低並產生嚴重的退化。在超大型積體 電路中,熱載子效應常是引發電路失效的主要原因,熱載子注入實驗(Hot Carrier Injection, HCI)便是利用此元件退化機制,對元件進行可靠度的測試,也是主要 的元件可靠度試驗方法之一。 在半導體物理性質中,電洞的載子遷移率以及平均自由路徑遠小於電子,因 此過去熱載子效應主要用來討論n 型電晶體,但在電晶體進入奈米製程後,橫向 電場變大,使得p 型元件受熱載子效應的影響亦變得不可忽視。

2.4 實驗儀器之介紹

本研究中所使用到的儀器介紹如下: 一組八吋晶圓探針台系統(DC Probe

(23)

23 Station,圖 2-4),其外以大型金屬暗箱作為隔絕,晶片托盤連接至幫浦,目的是 藉由幫浦抽真空降晶片牢牢固定在托盤之上,以防在實驗過程中晶片的位移造成 量測誤差。探針台上放置四組探針座,分別對應電晶體的四個電極: 閘極(Gate)、 源極(Source)、基極(Body)、汲極(Drain),並以四條訊號線連接至安捷倫半導體 元件參數分析儀(Agilent B1500A,圖 2-5),再連接至電腦操作,給予待測元件各 項量測條件,以取得各項電性參數。

2.5 元件基本電性量測

將待測之晶片置於八吋探針台,將四枚探針分別下在四個腳位,閘極(Gate)、 源極(Source)、基極(Body)、汲極(Drain)上,將半導體元件參數分析儀 Agilent B1500A 連接到電腦之後,搭配其專用軟體 Easy EXPERT 給予元件適當的量測條 件,取得 ID-VG、ID-VD 等電性曲線,並從中萃取出臨界電壓 Vth、次臨界擺幅 S.S.等電性參數,再藉由繪圖軟體 Origin 8 將各項數據繪製成圖以便進行後續分 析。

2.6 元件電性參數分析

2.6.1 I

D

-V

G

特性曲線

量測設定首先將元件的基極端(Body)跟源極端(Source)同時接地(VB=VS=0) 及設定為Common,閘極端(Gate)設定為 Sweep(n 型從-0.5V 到 1.5V,p 型從 0.5V 到-1.5V)掃描指定範圍的電壓,汲極端(Drain)給定常數值(n 型元件為 0.05V,p 型元件為-0.05V),即代表取出當元件操作在線性區時,以閘極電壓為橫軸(X 軸) 變數,對應縱軸(Y 軸)之電流值,以 10 為底取對數後所構成之圖形,而透過 ID-VG

(24)

24

之間的關係曲線,可進一步的得到臨界電壓(Threshold Voltage, VTH)、轉移電導

(Transconductance, GM)及次臨界擺幅(Subthreshold Swing, S.S.)。

2.6.2 I

D

-V

D

特性曲線

量測設定首先將元件的基極端(Body)跟源極端(Source)同時接地(VB=VS=0) 及設定為Common,閘極端(Gate)設定為常數(n 型元件設為 VG=VTH+1V,p 型元 件設為VG=VTH-1V),汲極端(Drain)設定為 Sweep(n 型元件設為從 0V 到+1.0V, p 型元件設為從 0V 到-1.0V)掃描指定範圍的電壓,以汲極電壓(VD)為橫軸(X 軸) 變數,相對應縱軸(Y 軸)之汲極電流值(ID)所構成之圖形。 汲極電流的產生來自三種工作模式: (一) VGS≤VTH,閘極與源極之間無通道產生,且汲極電壓高於源極,此時閘極汲 極間更無通道,故汲-源間不導電,稱為截止區(Cut-Off Region)。 (二) VGS≥VTH,是當閘極電壓超過臨界電壓(VGS>VTH),會產生電子反轉層,當 外加汲極偏壓後,反轉層內汲極端與源極端之間電荷流動,與閘極間產生通 道,形成汲極電流(ID),可分為兩種情形: (1) VGD≥ VTH,閘 極汲 極間 產生通 道, 稱為 歐姆 區、三 極體 區(Ohmic Region;Triode Region),遵守的電流方程式如下: 𝐼𝐷𝑆 = K × [2(𝑉𝐺𝑆 − 𝑉𝑡) × 𝑉𝐷𝑆− 𝑉𝐷𝑆2 ] ( (2) 其中K =1 2× 𝜇𝑛× 𝐶𝑂𝑋× ( 𝑊 𝐿)𝑁= 1 2𝑘 ́ × 𝑊 𝐿 𝜇𝑛:電子遷移率;𝐶𝑂𝑋:單位面積電容;W:通道寬;L:通道長 (2) VGD≤VTH,閘極汲極間並無通道產生,稱為飽和區、夾止區(Saturation Region;Pinch-Off Region),遵守的電流方程式如下: 𝐼𝐷𝑆 = 𝐾 × (𝑉𝐺𝑆− 𝑉𝑡)2 ( (3)

(25)

25 其中𝑉𝐺𝑆− 𝑉𝑡 又稱為𝑉𝑂𝑉 (Overdrive Voltage)

2.6.3 臨界電壓(V

TH

)

臨界電壓(Threshold Voltage,VTH)是元件的重要的參數。對元件的微縮工程 而言,低功率、低電壓的設計相當為重要。臨界電壓的原理相當複雜,除了與氧 化層的特性有關外,金屬層的特性也有影響。目前在萃取臨界電壓方面有相當多 種方法,而本篇論文所採用的方法為GM,MAX外插法。由元件的ID-VG轉換曲線 中,電流對電壓微分後得元件之轉導對電壓(GM-VG)曲線,由轉導之最大值對應 到轉換曲線上相對應點取切線並交於橫軸,最後再減去(−1 2𝑉𝐷),即可得到線性 區之臨界電壓,這也是目前最廣泛看到取臨界電壓的方法之一。

2.6.4 轉移電導(G

M

)

轉移電導(Transconductance,GM)乃是 FET 作為放大器重要的參數,其代表 輸出電流(IDS)變化與輸入電壓控制(VGS)的比值,當 GM值越大,即代表微小電壓 變化就能導致很大的輸出電流變化,GM的公式如下: 𝐺𝑀 = 𝜕𝐼𝐷𝑆 𝜕𝑉𝐺𝑆 (4)

2.6.5 次臨界擺幅(S.S.)

評估一個電晶體的開關特性,次臨界擺幅(Subthreshold Swing,S.S.)是一個 很重要的指標,其定義為電流上升十倍所對應之閘極電壓增加值,公式為: S. S. = [∆𝑙𝑜𝑔𝐼𝐷𝑆 ∆𝑉𝐺𝑆 ] −1 (5) 其中VGS為閘極電壓;IDS為汲極電流 我們利用量測得到的 ID-VG圖,萃取出電流上升 10 倍所對應之電壓差值, 利用上述公式得知。由公式可知道ID-VG圖斜率的倒數即代表次臨界擺幅(S.S.),

(26)

26 當斜率越大,意即次臨界擺幅越小,代表只需要變動較少的閘極電壓便可控制元 件,電晶體的開關控制特性越優異。反之當斜率越小,即次臨界擺幅越大,即則 代表元件無法快速且明確的關閉,代表其開關特性較差。另外在探討漏電流問題 時,次臨界擺幅也能派上用場。

2.6.6 飽和電流(I

D,sat

)

ID的電性量測結果,以n型為例,採用閘極電壓(VTH+1V)所量測出汲極飽和

電流(Drain Saturation Current,ID,sat)來作討論。當通道長度越長時,汲極的電壓

造成通道內汲極-源極電場效應越小,使得驅動電流減少,此特性符合傳統 MOSFET之飽和區電流公式(6)所示: ID(sat) = 1 2μCox W L (VGS− Vth) 2 (6) 在固定鰭長度下,當鰭寬度越大時,驅動電流越大。鰭寬度增加時,其通道 的體積亦會增加,內部通道能提供傳輸的載子也隨之增加,使元件的驅動電流也 會越高。本研究所使用之FinFET元件,包含單鰭與多鰭結構,其中多鰭結構之 元件即為多個鰭通道並排,並以同一閘極控制,故概念上近似於增加了數倍的元 件鰭寬度,驅動電流也會隨之提高。

(27)

27

第三章

不同主動區面積(SA)對元件特性及可靠度

之影響

目前鰭式場效電晶體FinFET 已經成為各大半導體廠之主力產品,然而在電 晶體從平面結構(planer)走向立體結構之後,主動區面積對元件特性及可靠度影 響之研究仍為數不多。本節論文中將探討不同SA 規格對 n/p 型 Tri-Gate FinFET 元件基本電性及可靠度之影響,圖 3-1 為 FinFET 結構及主動區面積 SA 之示意 圖。

3.1 不同主動區面積(SA)之元件基本電性實驗

3.1.1 實驗設計

此部分著重在不同的SA 規格對 N/P 型鰭式場效電晶體的元件基本電性之影 響,本節研究所使用之FinFET 元件其通道長度(gate length, L)皆固定為 16nm, 鰭高度(fin height, H)皆固定為 42nm,鰭數(fin number)固定為單根結構,藉由觀 察透過keysight b1500a 取得之 ID-VG曲線、ID-VD曲線,以及萃取出之臨界電壓

(VTH)、次臨界擺幅(S.S.)等參數,分別探討 nFinFET 及 pFinFET 在三種不同的

SA(0.098、0.386 及 3.842um)規格下對其元件特性之影響。

3.1.2 基本電性分析

(28)

28 萃取出之 VTH及S.S.比較圖,由圖中可以看到在基本電性方面,隨著元件的 SA 規格越大,其臨界電壓VTH值就越大。另外,不論元件SA 的規格為何都有著差 不多且相當優異的次臨界擺幅S.S.。但由圖 3-5 的 ID-VD曲線可以看出,當n 型 元件之SA 越大其飽和電流 ID會越小。 接著比較單鰭 pFinFET 電性與 SA 規格之間的關聯,由圖 3-7 的單鰭 pFinFET 不同 SA 規格之 ID-VG圖、圖 3-8 及圖 3-9 之 VTH及S.S.數值來看,可 以發現隨著p 型元件之 SA 越大,其 VTH的絕對值就越小,與n 型元件的電性行 為相反,但在S.S.方面則一樣與 SA 規格參數無關,所有元件都有著接近理論極 限值的優異開關特性。圖 3-10 為單鰭 pFinFET 之的 ID-VD曲線,由圖中可以發 現當元件SA 越大,飽和電流也越大。 綜合以上 16nm 的 n 型及 p 型 FinFET 之基本電性數據,發現主動區面積 SA 規格對 n/p 型 FinFET 的影響大致呈現相反的趨勢,經過分析我們認為與元件 內的應力機制有密切的關聯,為了探討造成此電性行為的機制,以圖 3-12 的元 件通道應力示意圖來做說明。我們認為本研究的受測元件通道內受到的應力種類 有兩種,第一種為拉伸應力(tensile),本次實驗所使用的 FinFET 不論 n/p 型都覆 蓋了相同的SiN 當作接觸蝕刻停止層(Contact Etch Stop Layer, CESL),由於這批 元件不論 n 型或 p 型,在製程上均使用爐管以形成極薄的 SiN CESL,而以爐 管製程生成的SiN 會具有拉伸應力的特性,且此應力會直接作用到通道內部,如 圖3-12 中的 T; 第二種則是擠壓應力(compressive),我們認為具有拉伸應力特性 的接觸蝕刻停止層在作用的同時會使得鰭式場效電晶體的鰭通道區域有彎曲的 現象,進而使通道感受到擠壓的應力,如圖 3-12 中的 C。在伸張應力及擠壓應 力的交互作用下就對元件造成了電性上的影響,而由於本實驗所使用的n/p 元件 通道長度皆固定為16nm,因此我們認為 SiN CESL 使通道感受到的拉伸應力為 一定值,而因通道彎曲所產生的擠壓應力則因SA 規格越大,主動區面積就越大, SiN 接觸蝕刻停止層所覆蓋的面積也越大,在主動區上方的 CESL 拉伸力度越強,

(29)

29 通道彎曲的現象越明顯,故擠壓應力也越大。 相關的研究指出,若在通道方向有拉伸應力的存在,會有將通道中的晶格拉 大的效果,使n 型元件的電流提高,但會讓 p 型元件的電流降低,而若是通道存 在擠壓應力則會有相反效果。故在n 型 FinFET 方面,當元件的 SA 規格越大, 通道所感受到的擠壓應力也越大,又SiN 蝕刻停止層提供了固定之拉伸應力,兩 種應力作用下,我們以簡單的數學表示:固定的 T(tensile 拉伸應力)減去越大的 C(compressive 擠壓應力),所以會在 ID-VD圖中觀察到越小的電流,且有越大的 VTH,意味著需要提供較大的閘極電壓才能供應一樣大的電流,亦即較差的元件 性能;另一方面,當SA 規格越大,p 型元件受益於越大的通道擠壓應力,且接 觸蝕刻停止層提供的拉伸應力為定值的情況下,越大的C 減去固定的 T,使得飽 和電流獲得明顯的提升,VTH之絕對值也越小,也就是越優異的元件特性。 另外我們也比較了不同通道長度與接觸蝕刻停止層所提供的應力之間的關 係,對比的方式為比較在不同通道長度時,SA=0.098um 與 SA=3.842um 元件之 驅動電流大小差異,意即在固定的通道彎曲擠壓應力(圖 3-12 中的 C)下,比較 CESL 直接提供給元件通道區域的應力(圖 3-12 中的 T)效果。在 n 型 FinFET 方 面,當通道長度為 16nm(圖 3-5)時,SA=0.098um 之元件其電流較 SA=3.842um 之元件高出5.0%,而當通道長度為 20nm(圖 3-6)時則高出了 7.8%,這是因為當 通道長度越長,意味著通道區域上方的面積越大,接觸時刻停止層可以直接提拱 給通道區域的拉伸應力也越大,故n 型元件在通道長度為 20nm 時,SA=0.098um 之元件相較SA=3.842um 有較大的電流提升幅度;p 型元件方面,當通道長度為 16nm(圖 3-10)時,SA=3.842um 之元件驅動電流較 SA=0.098um 之元件高出 15%, 而當通道長度增長為20nm(圖 3-11)時,兩者的差距則僅有 6.9%,這也是因為通 道長度較長的元件,接收了較多接觸蝕刻停止層直接提供的拉伸應力,而降低了 p 型元件的電流,故當通道長度為 20nm,SA=3.842um 之元件相較 SA=0.098um 之元件的電流提升幅度較通道長度為16nm 時小。統整數據如表 3-1 所示,換言

(30)

30 之,當FinFET 元件尺寸縮小,接觸蝕刻停止層能夠直接提供的應力效果亦逐步 下降,另外本實驗所有受測元件從 ID-VG圖中所萃取出之 S.S.看似與 SA 參數之 間 並 不 存 在 直 接 的 關 聯 性 , 因 此 我 們 認 為 在 本 基 本 電 性 實 驗 中 所 使 用 的 nFinFET/pFinFET,牽涉其中之拉伸/擠壓應力均未對其介面(interface)造成額外的 影響。 n type Length Δid (SA=0.098--->3.842) 16nm 5.0% 20nm 7.8% p type Length Δid (SA=3.842--->0.098) 16nm 15.0% 20nm 6.9% 表3-1 不同通道長度與接觸蝕刻停止層應力效應比較

3.2 不同主動區面積(SA)之元件 HCI 可靠度實驗

前一小節的實驗驗證了 SA 規格參數對新型 nFinFET/pFinFET 對元件基本特 性的影響,在本節中,我們一樣選用n/p 型各包含 0.098um、0.386um、3.842um 等三種不同SA 規格的元件,並使用熱載子注入(Hot carrier injection)的方式對元 件進行壓力測試(stress),探討 SA 規格對元件可靠度的影響。

3.2.1 實驗設計

熱載子注入(HCI)之實驗流程圖如圖 3-13 所示,我們將探討三種不同的 SA

(31)

31 完全相同之下,經過HCI 壓力測試之後之元件退化情形。 本節所有受測元件的通道長度固定為 16nm,鰭寬度與鰭高度分別固定為 10nm 與 42nm。進行 HCI 壓力測試時,我們將元件的基極端(Body)跟源極端 (Source)同時接地(VB=VS=0),而閘極端(Gate)與汲極端(Drain)給定相同的偏壓: nFinFET 為 VG=VD=1.6V,pFinFET 為 VG=VD=-1.6V,壓力測試時間共進行 6000 秒,中途取數個固定的時間點進行元件之電性量測,再觀察量測出之 ID-VG 及 ID-VD曲線並從中推算出相關電性參數,比較不同SA 規格的元件臨界電壓 VTH、

轉導GM、次臨界擺幅S.S.、ID衰退(ID degeneration)及,討論 n/p 型 FinFET 的 SA

大小對其可靠度之影響。

3.2.2 可靠度實驗結果分析

我們將一併比較16nm n 型及 p 型鰭式場效電晶體之可靠度與 SA 規格之間的 關聯性。 圖3-14 為不同 SA 規格之 n 型鰭式場效電晶體經過 6000s HCI 前後的 ID-VG 圖,由圖中可以觀察到在 fresh 狀態下,臨界電壓隨 SA 變長而增加,次臨界擺 幅則均十分接近。經過HCI 的壓力測試之後,所有元件的 ID-VG曲線均往右偏移, 意味著元件內部產生了許多會捉住電子的缺陷使臨界電壓往正的方向偏移,另外 我們也發現SA 越長之元件有著越優異的可靠度,比對量測儀器所萃取出之 VTH 數值,SA=0.098um 的元件經過 6000 秒的壓力測試後偏移了 441mv,並隨 SA 的 增加而遞減,SA=3.842um 的元件則只偏移了 327mv,如圖 3-15 的 VTH變化圖所 示。另外由ID-VG圖中即可很明顯地觀察到,SA 越長之元件經過 stress 之後的次 臨界擺幅變化量越低,經過計算,SA=0.098um 之元件其 S.S.增加了 69mv/dec, 而SA=3.842um 之元件則僅有 42mv/dec 的變化量,如圖 3-16 的 S.S.變化圖所示。 接著我們觀察 p 型元件的退化情形,圖 3-17 為不同 SA 規格之 p 型鰭式場 效電晶體經過6000 秒 HCI 前後的 ID-VG曲線,在fresh 狀態下,VTH之絕對值隨

(32)

32

SA 變長而減少,且不同 SA 之元件都有著差異不大的 S.S.。在經過 6000 秒的 stress 之後,可以看到ID-VG曲線均往左邊偏移,表示元件內產生了許多會捕捉電洞的

缺陷,使臨界電壓往負的方向偏移,另外我們發現元件的衰退量則是隨SA 變長 而增加,如圖 3-18 的 VTH變化圖所示,SA=0.098um 之元件其臨界電壓偏移了

296mv,SA=3.842um 之元件偏移量卻達到了 407mv。圖 3-19 為 pFinFET 經過 stress 之 S.S.變化圖,依然可以從圖中觀察到退化量隨 SA 增長而變大的趨勢, SA=0.098um 之元件其 S.S.增加了 28mv/dec,但 SA=3.842um 的元件則是有 45mv/dec 的退化。 在本節實驗當中,和前一節的基本電性實驗一樣都觀察到了 SA 規格對 n 型 及p 型鰭式場效電晶體有著大致相反的影響。n 型元件經過 6000 秒的 HCI stress 之後,SA 越長者表現出越佳的可靠度,p 型則是相反。綜合兩個章節的實驗結 果,我們認為對n 型元件來說,當 SA 規格越長,SiN 接觸蝕刻停止層造成鰭結 構的彎曲效果越明顯,通道內感受到的擠壓應力越大,使得 nFinFET 的電流越 小,但也因載子的傳輸速度較慢,熱載子效應所引發的衝擊游離現象較為輕微, 故在經過6000 秒的 HCI 壓力測試之後有較輕微的元件衰退情形;而對 p 型鰭式 場效電晶體而言,當元件的SA 規格越長,儘管得益於通道內較大的擠壓應力, 而有較大的驅動電流,但在可靠度實驗中卻也因為載子的傳輸速度較快而產生了 較顯著的熱載子效應,引發了較嚴重的衝擊游離現象,以致於在經過HCI stress 之後造成了較多的元件退化。 在一些相關的文獻中指出,SA 規格對於平面 MOSFET 的影響,主要是來自 於淺溝槽(STI)產生的應力,SA 規格參數之定義為閘極邊緣至淺溝槽的距離,如 圖1-1 的 MOSFET 結構圖所示,在元件製造過程中,熱退火等製程步驟會使 STI 內的填充物體積發生變化,向旁邊擠壓進而使元件通道內感受到擠壓應力,當 SA 規格參數越短,表示淺溝槽與通道的距離越近,此時通道內感受到之擠壓應 力會有增強的效果,讓p 型 MOSFET 的電流提升,n 型 MOSFET 的電流則會降

(33)

33 低。但當元件轉變為立體結構的FinFET 時,如圖 3-1 的結構圖所示,淺溝槽所 在位置的水平高度已在元件通道位置的下方,所以我們認為在此結構下SA 規格 參數對元件的影響已非由STI 填充物膨脹產生的擠壓應力所主導,可能由其他的 因素所取代,如本實驗所使用的16nm n/p 型鰭式場效電晶體,我們認為主要影 響元件的因素便是SiN 接觸蝕刻停止層本身的應力及其所引發的通道彎曲效應, 故本研究中的鰭式場效電晶體表現出與平面 MOSFET 不同的特性,即當 SA 越 大,nFinFET 驅動電流降低,但有著較佳的可靠度;pFinFET 驅動電流隨 SA 增 長而提高,但也在壓力測試中有較嚴重的退化。

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34

第四章

不同鰭數對元件特性及可靠度之影響

此節實驗中我們將研究通道長度為 16nm 的 n/p 型 FinFET 元件,覆蓋了具 有拉伸應力的 SiN 當作接觸蝕刻停止層後,在不同鰭數結構下(1 根、3 根及 20 根),對元件特性及熱載子注入實驗中的可靠性所產生之影響。

4.1 不同鰭數之元件基本電性實驗

4.1.1 實驗設計

此節實驗目的在探討不同的鰭數結構對 n/p 型鰭式場效電晶體的元件基本電 性之影響,本節研究所使用之 FinFET 元件其通道長度(gate length, L)皆固定為 16nm,鰭高度(fin height, H)皆固定為 42nm,SA 規格統一為 0.098um,鰭數(fin number)則有 1 根、3 根及 20 根等 3 種規格,藉由觀察透過 keysight b1500a 取得 之ID-VG曲線、ID-VD曲線,以及萃取出之VTH、S.S.等參數,分別探討覆蓋了相

同SiN 接觸蝕刻停止層的 nFinFET 及 pFinFET 在不同鰭數結構下對其元件特性 之影響。

4.1.2 基本電性分析

圖 4-1 與 4-2 分別為不同鰭數 nFinFET 在 fresh 狀態下之 ID-VG曲線、ID-VD

曲線,由於多鰭結構之FinFET 即是將多個鰭通道並排陳列,並由同一閘極同時 控制數個通道,概念上近似於加寬了數倍的等效通道寬度,因此可以由圖中觀察 到根數為20 根的元件相較於根數較少者有大幅提高的汲極電流 ID,為了深入比

(35)

35 較不同鰭數結構對元件特性的影響,我們將取得的數據進行歸一化(Normalized) 的處理,也就是將測得的電流數值除以鰭根數,例如鰭數為 20 根之元件就將其 數值除以 20,以便觀察平均每個鰭通道內的電性行為是否會受到鰭數結構的影 響。圖4-3 與圖 4-4 為 nFinFET 經過歸一化處理之 ID-VG曲線、ID-VD曲線,由圖 中可以看到,在經過歸一化處理後,不同鰭數結構之n 型元件平均每個通道中的 汲極電流已處在同一水平,但深入比較其數值可發現,隨著鰭數增加,平均每個 通道內的電流有減少的趨勢,如圖4-5 所示。次臨界擺幅方面則是未觀察與鰭數 結構有明顯的關聯,所有受測元件都有著優異的開關特性。 在pFinFET 方面,如圖 4-6 與圖 4-7 之 ID-VG曲線、ID-VD曲線所示,經歸一 化處理前鰭數越多之元件有著較單鰭結構高出數倍的汲極電流,接著一樣對元件 數據除以其根數,如圖 4-8 與圖 4-9,可以看到不同鰭數結構之元件平均每個通 道中的電性數據亦處於同一水平,但比較其數值,發現汲極電流與鰭數結構之關 係較複雜,平均每通道內的電流並未如同n 型元件般隨著根數增多而遞減,我們 將電流值取出並對元件鰭數做圖,得到如圖4-10,發現隨著鰭數的增加,汲極電 流呈現先增後減的趨勢。S.S.的部分則與 n 型元件一樣,不論為單鰭或多鰭結構 都有著相似的優異開關特性。 統整上述 16nm 製程之 n/p 型 FinFET 在不同鰭數結構下的電性行為,我們 認為當中牽涉的因素有二,其一為本論文第三章節所討論的 SiN 接觸蝕刻停止 層引致的鰭通道彎曲及其產生的擠壓應力,如圖3-12;其二為多鰭 FinFET 結構 中通道與通道內反轉電荷互相影響產生之耦合電場,圖4-11 為單鰭結構 FinFET 通道內部之反轉電荷示意圖,圖 4-12 則為多鰭結構下通道內部反轉電荷狀況之 示意圖,當多鰭FinFET 的鰭通道平行排列時,由於通道與通道之間的距離相近, 元件操作時相鄰通道內同極性的反轉電荷會有互相排斥的作用力,此作用力會抵 消閘極的控制能力,亦即降低了元件實際感受到的等效閘極電場,故當鰭數越多 時,歸一化之後平均每個通道內的電流也將越低,文獻中將此現象稱之為耦合效

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36 應(Coupling Effect)[3]。 我們認為,當元件鰭數越多,覆蓋在多根鰭元件上之接觸蝕刻停止層的面積 越大,增強拉伸應力的效果造成鰭通道彎曲的現象會越嚴重,進而對通道產生越 大的擠壓應力,如圖4-13 所示,使 n 型元件電流下降,p 型元件電流提升;而通 道耦合效應則會使得 n/p 型元件的電流皆隨鰭數增加而下降。故在 n 型 FinFET 中可以觀察到汲極電流 ID在經過歸一化處理之後,有明顯隨著元件鰭數增加而 下降的趨勢,此乃因鰭數增多而加劇的擠壓應力及耦合效應對n 型元件所造成的 影響都是電流下降,在兩種效應加乘之下表現出與鰭數密切相關的電性行為。而 對p 型 FinFET 來說,隨鰭數增加而變大的擠壓應力會使其電流得到提升,但隨 鰭數變多而隨之增強的耦合效應卻會使得歸一化之後的汲極電流降低,兩種具有 相反效果的效應交互影響之下,使得p 型元件電流與鰭數的關係較為複雜,隨著 鰭數增加,電流呈現先增後降的現象,我們研判鰭數為一根的元件,雖然沒有耦 合效應介入使元件電流減小,但也因為在鰭數只有一根的情況下通道彎曲效應造 成的擠壓應力並不大,故電流處於較低的位置。而當元件鰭數增加到兩根時,儘 管開始有耦合效應的介入,但因為鰭數只有兩根,耦合效應影響並不大,且此時 通道彎曲造成的擠壓應力也開始增強,故電流相較於鰭數為一根之元件有大幅的 提升。當元件鰭數持續增加,雖然通道彎曲造成的擠壓應力漸增,應會使p 型元 件電流增加,但鰭數增加的同時也使得耦合效應不斷加劇使電流下降,故 ID開 始隨著鰭數增加而遞減。

4.2 不同鰭數之元件 HCI 可靠度分析

在前一小節的研究中,我們探討了不同的元件鰭數結構對16nm n/p FinFET 基本電性的影響,在本節當中,我們將繼續探討不同鰭數對元件可靠度的影響, 研究對象依然包含了通道長度為16nm 的 n 型與 p 型 FinFET,使用熱載子注入(Hot

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37 carrier injection)的方式對元件進行壓力測試(stress),比較鰭數為 1、3、20 根的元 件退化情形。

4.2.1 實驗設計

熱載子注入(HCI)之實驗流程圖如圖 3-13 所示,我們將探討三種鰭數結構(1 根、3 根、20 根) 的 n/p 型 FinFET,在其他元件規格參數完全相同之下,經過 HCI 壓力測試之後之元件退化情形。 本節所有受測元件的通道長度固定為 16nm,鰭寬度與鰭高度分別固定為 10nm 與 42nm。進行 HCI 壓力測試時,我們將元件的基極端(Body)跟源極端 (Source)同時接地(VB=VS=0),而閘極端(Gate)與汲極端(Drain)給定相同的偏壓: nFinFET 為 VG=VD=1.6V,pFinFET 為 VG=VD=-1.6V,壓力測試時間共進行 6000 秒,中途取數個固定的時間點進行元件之電性量測,再觀察量測出之 ID-VG 及 ID-VD 曲線並從中推算出相關電性參數,比較不同鰭數規格的元件之臨界電壓

VTH、次臨界擺幅S.S.、ID衰退(ID degeneration),討論 n/p 型 FinFET 的鰭數對其

可靠度之影響。

4.2.2 可靠度實驗結果分析

我們將同時比較n 型及 p 型 16nm 的鰭式場效電晶體,經過 6000 秒的熱載 子注入實驗後所測得之各項電性曲線,並輔以數據的歸一化處理以便更細微的觀 察元件鰭數對其可靠度之影響。 圖 4-14 為不同鰭數之 nFinFET 經過 6000 秒 HCI壓力測試之後的 ID-VG曲線, 由圖中可觀察到,不論元件鰭數結構為何,經過長時間的壓力測試之後都有著明 顯的退化,為了便於觀察鰭數對元件可靠度的影響,我們將曲線進行歸一化的處 理,如圖4-15 所示,鰭數為 20 根之元件,其 ID-VG曲線的偏移量為三種鰭數規 格中最少的,次臨界擺幅的變化量也是如此,比較萃取出來的數據,如圖 4-16

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38 的 VTH變化圖所示,鰭數為 20 根的元件臨界電壓偏移了 197mv,3 根的偏移了 365mv,而單根結構的卻偏移了達 441mv,甚至超過了 20 根的一倍有餘,顯示 單鰭結構的元件被破壞的最嚴重,內部已因熱載子效應產生了最多會捕捉住電荷 的缺陷,造成臨界電壓有最大的偏移量。次臨界擺幅的部分,如圖 4-17 的 S.S. 變化圖所示,單鰭結構的元件有著 73mv/dec 的變化量,隨著鰭數的增多退化量 也隨之遞減,20 根的元件則僅僅退化了 27mv/dec,顯示鰭數為單根的元件其開 關特性已受到嚴重的影響。接著我們比較元件驅動電流的退化,圖 4-18 為不同 鰭數之nFinFET 經過 6000 秒 HCI stress 之後的 ID-VD曲線,由圖中可看到,不論

是stress 前或 stress 後,鰭數為 20 根的元件都有著高出數倍的飽和電流,為了方 便比較我們將此數據進行歸一化的處理,如圖4-19,可以觀察到鰭數為 1 根及 3 根之元件經過6000 秒 stress 之後,在汲極電壓為 1V 時電流反而較 fresh 狀態還 高,曲線已經稍微偏離元件應有的飽和曲線,而較偏向電阻化的線性電流狀態, 反觀鰭數為20 根之元件,儘管經 stress 後在 VD=1V 時電流是降低的,但觀察其 曲線仍保有較為明顯的飽和現象,因此我們認為鰭數為 20 根的元件在飽和電流 的部分也有著較少的退化。 接著我們觀察 p 型 FinFET 的部分,圖 4-20 為不同鰭數之 pFinFET 經過 6000 秒HCI 壓力測試之後的 ID-VG曲線,由圖中可觀察到,在fresh 狀態次臨界擺幅 均差不多的情況下,經 6000 秒 stress 之後,單鰭與多鰭元件皆有明顯的退化, 我們一樣將數據進行歸一化處理,得到如圖4-21 所示,鰭數為 20 根的元件其曲 線斜率變化最大,亦即有最大的次臨界擺幅變化量,比較其數值,如圖 4-22 的 次臨界擺幅變化圖所示,20 根的元件退化了 58mv/dec,且隨根數減少而遞減, 單根結構的元件得到了最輕微的 S.S.退化現象,只有 29mv/dec 的變化;臨界電 壓的偏移量則是較難以由 ID-VG圖中直接看出與鰭數之間的關聯, 但比較萃取 出來的數值,如圖 4-23 的 VTH變化圖所示,鰭數越多的元件在經過 HCI stress 之後臨界電壓的偏移量也越大,鰭數為20 根的偏移了 379mv,單鰭結構的則僅

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有 279mv 的偏移量,表示根數較多的元件內部產生了較多的缺陷,捕捉了較多 的電荷讓臨界電壓有較大的偏移。接著我們比較飽和電流的退化趨勢,圖 4-24 為不同鰭數之pFinFET 經過 6000 秒 HCI stress 之後的 ID-VD曲線,仍舊可以看到

不同根數的元件之間電流有著很大的差距,我們一樣對其作歸一化的處理,如圖 4-25 所示,可以看到所有元件經過 stress 之後,汲極飽和電流都有降低的情況發 生,比較汲極電壓為1V 時的電流數值,如圖 4-26 的飽和電流退化量所示,單鰭 結構的元件飽和電流僅稍稍衰退了1.6%,而隨著元件鰭數增加到 20 根,退化量 也增加到 12.4%,顯示鰭數越多的元件經過同樣的可靠度測試後被破壞得越嚴 重。 統整上述 n 型及 p 型不同根數的 16nm FinFET,在經過 6000 秒的熱載子注 入壓力測試後之退化情形,我們認為,在n 型元件當中,隨著鰭數增加,具有拉 伸應力特性之SiN 蝕刻停止層所引致的通道彎曲現象越顯著,伴隨的通道擠壓應 力也越大,儘管SiN CESL 本身對通道應有拉伸應力的作用,但因通道長度僅有 16nm,蝕刻停止層能直接對通道造成的影響已經減弱許多,因此此時元件感受 到的應力由通道彎曲造成的擠壓應力主導,將使n 型元件的載子傳輸速率降低; 另一方面,隨著鰭數增加而增強的通道耦合效應,亦會使元件的電流降低。因此 在這兩種對 n 型元件有相同效果的效應共同作用下,使得鰭數較多之 16nm nFinFET 在 fresh 狀態有較小的電流,但在經過 6000 秒的熱載子注入實驗之後, 被減慢的載子傳輸速率也減弱了熱載子效應對元件的衝擊,使元件擁有較佳的可 靠性。至於p 型元件,同樣地,當元件鰭數越多,SiN 接觸蝕刻停止層所導致的 通道彎曲現象越明顯,通道內所感受到的擠壓應力越大,此應力會提升p 型元件 的性能;另一方面,隨鰭數增加而越發顯著的通道耦合效應卻又會使元件的性能 下降,在通道應力跟耦合效應這兩種會對p 型元件造成相反效果的因素作用下, 理論上應會有較為複雜的交互影響,但我們發現在經過6000 秒的 HCI 壓力測試 之後,受測的 pFinFET 依舊表現出了與鰭數結構密切相關的可靠度特性,即鰭

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40 數越多的元件其電性衰退程度也越大,我們推測儘管在基本電性方面鰭數與汲極 電流有著較複雜的關係,但在長時間的熱載子注入實驗中,根數越多的元件雖然 有較顯著的耦合效應減少在通道中傳輸的載子數目,但隨著根數越多而加劇的通 道彎曲效應提高了載子遷移率使得衝擊游離的現象加劇,因此在可靠度實驗中表 現出越多的元件衰退。。 本章節實驗中探討了 16nm 製程的 n/p 型鰭式場效電晶體,均覆蓋了具有拉 伸應力的SiN 接觸蝕刻停止層之後,鰭數目對其基本電性及可靠性之影響。我們 發現,當FinFET 加入了接觸蝕刻停止層的應力效應之後,不同鰭數元件的電性 行為已不再單純由通道耦合效應所主導,如本研究中的FinFET 元件即是與接觸 蝕刻停止層的應力對鰭通道區域造成的彎曲效應共同影響著元件的特性,使得 n/p 型元件在不同鰭數結構之下有著不同的特性。

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第五章 結論與未來展望

5.1 結論

本論文以兩種元件設計參數對元件特性的影響作為研究方向,分別為不同 之 SA 規格參數及不同的 FinFET 鰭數結構,兩個主題的研究對象均涵蓋了 n/p 兩種鰭式場效電晶體,探究其fresh 狀態下之基本電性行為,及經熱載子注入實 驗後的元件可靠性。 在比較 SA 規格效應的實驗中,我們比較了通道長度為 16 奈米的之 n 型與 p

型FinFET 在 0.098um、0.386um 及 3.842um 三種 SA 長度規格之下的元件特性。 在相關的文獻中指出,SA 規格參數對於傳統的平面 MOSFET 之影響,主要來自 於 STI 淺溝槽填充物在製程中體積發生變化,進而對通道造成擠壓的應力,當 SA 越小,即 STI 與通道的距離越近時,此擠壓應力的效果就會越大,使 p 型 MOSFET 電流獲得提升,n 型則下降。但在本研究的 FinFET 之上,我們觀察到 當SA 越小 n 型元件的電流越大,p 型則越小,考量元件由平面轉變為立體結構 之後,我們認為對鰭式場效電晶體元件而言,SA 規格對元件的影響已非由淺溝 槽的應力所貢獻,如同本實驗的受測元件,我們認為主導其電性行為的因素與覆 蓋在元件上面的接觸蝕刻停止層息息相關。儘管由爐管製程生成的SiN 蝕刻停止 層具有拉伸應力的特性,但因元件尺寸不斷的縮小,在通道長度過短的情況下實 際能直接藉由蝕刻停止層提供給通道的應力效益已十分有限,反倒是因此應力造 成的鰭通道彎曲應力對元件的影響較大,SA 越長 SiN 所覆蓋的面積越大,通道 彎曲越嚴重擠壓應力也就越大。在此擠壓應力的作用下,SA 規格較長的 n 型元 件有較小的汲極電流,這是因為會使其電流降低的擠壓應力較大,但也因此在可 靠度實驗中減弱了熱載子效應,故表現出較優異的元件可靠度;相對的,SA 越

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42 長的 p 型 FinFET,雖因會使其電流提升的擠壓應力較大,而有著較高的元件驅 動電流,但也在熱載子注入實驗中引發了較嚴重的衝擊游離,表現出較多的元件 衰退情形。 在不同鰭數結構的實驗中,我們比較了鰭數為 1 根、3 根及 20 根的元件電 性行為,牽涉其中的因素包含了通道中的耦合效應及SiN 接觸蝕刻停止層造成的 通道擠壓應力,在其餘元件規格參數皆相同的情況下,當鰭數越多,耦合效應及 擠壓應力都會越顯著,均會使n 型元件的電流下降,因此對數據進行歸一化之後, fresh 狀態下 20 根的 n 型 FinFET 平均每個通道內的電流最小,但在可靠度實驗 中也得到了最少的元件退化,表示較慢的載子傳輸速率緩和了熱載子效應;p 型 FinFET 在基本電性方面,因耦合效應與擠壓應力對其有相反的影響,在此複雜 的作用之下使得歸一化後的汲極電流,隨著元件鰭數增加有先升後降的趨勢,但 在經過長時間的 HCI 壓力測試之後,鰭數越多的元件因為加劇的通道彎曲效應 提高了載子遷移率,使得衝擊游離的現象越趨嚴重,故20 根的 pFinFET 有著最 嚴重的退化情形。

5.2 未來展望

為了追求更優異的晶片性能,並降低製造成本,故元件微縮的相關研究不曾 停歇,元件的可靠度更是一直被廣泛研究的重要環節。本論文所使用的三閘極鰭 式場效電晶體即是跟隨摩爾定律誕生的新型元件。本論文透過電性分析以及熱載 子注入實驗,證實了元件的主動區面積規格及鰭數結構均會對FinFET 造成明顯 的影響,相信其他尚未被深入探討的元件規格參數亦是如此,如何在元件性能及 可靠度兩者之間取捨,是一個值得探討的重要課題,相關的研究仍會不斷持續下 去,也可接續本研究,對覆蓋了具有擠壓特性的接觸蝕刻停止層之多鰭結構元件 進行分析,甚至進一步以隨機電報雜訊(Random Telegraph Noise, RTN)等方式,

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計算出缺陷的所在位置,以便更透徹地了解元件中的缺陷與其所表現出之電性行 為之關聯。

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圖1- 1 平面 MOSFET 結構圖及 SA 規格參數示意圖

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圖2- 2 電子的導帶能谷受橫向應變之示意圖

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圖2- 4 探針座量測系統

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3- 1 Tri-Gate FinFET 之結構示意圖

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圖3- 3 單鰭 nFinFET 不同 SA 規格之臨界電壓(VTH)圖

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圖3- 5 單鰭 nFinFET 不同 SA 規格之 ID-VD圖(L=16nm)

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圖3- 7 單鰭 pFinFET 不同 SA 規格之 ID-VG圖

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3- 9 單鰭 pFinFET 不同 SA 規格之次臨界擺幅(S.S.)圖

(52)

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53

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54 圖 3- 13 熱載子注入實驗流程圖

開始

進行電性壓迫(stress)之前,在室溫(25°C)的情況下量測I

D

-V

G

I

D

-V

D

及I

G

-V

G 設定電性壓迫之電壓及時間 EasyEXERT自動量測流程

每段電性壓迫時間結束後再量測ID-VG、ID-VD及IG-VG, 並檢查元件是否仍能正常運作

目標給予之電性壓迫時間是否完成

完成目標給予之電性壓迫(stress)流程後,量測ID-VG、ID-VD及IG-VG

量測完畢

否 否 找一新元件

(55)

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圖 3- 14 單鰭 nFinFET 不同 SA 規格經 6000s HCI stress 之 ID-VG圖

圖 3- 15 單鰭 nFinFET 不同 SA 規格經 6000s HCI stress 之臨界電壓(VTH)變化

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圖 3- 16 單鰭 nFinFET 不同 SA 規格經 6000s HCI stress 之次臨界擺幅(S.S.) 變化圖

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圖 3- 18 單鰭 pFinFET 不同 SA 規格經 6000s HCI stress 之臨界電壓(VTH)變化

圖 3- 19 單鰭 pFinFET 不同 SA 規格經 6000s HCI stress 之次臨界擺幅(S.S.) 變化圖

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圖 4- 1 不同鰭數 nFinFET 之 ID-VG圖

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圖 4- 3 不同鰭數 nFinFET 之 ID-VG圖(歸一化)

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圖 4- 5 不同鰭數 nFinFET 與飽和電流 ID關係圖

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圖 4- 7 不同鰭數 pFinFET 之 ID-VD圖

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圖 4- 9 不同鰭數 pFinFET 之 ID-VD圖(歸一化)

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圖 4- 11 單鰭結構 FinFET 通道內部反轉電荷示意圖

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圖 4- 13 單鰭與多鰭元件與接觸蝕刻停止層之應力示意圖

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圖 4- 15 不同鰭數 nFinFET 經 6000s HCI stress 之 ID-VG圖(歸一化)

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圖 4- 17 不同鰭數 nFinFET 經 6000s HCI stress 之次臨界擺幅(S.S.)變化圖

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圖 4- 19 不同鰭數 nFinFET 經 6000s HCI stress 之 ID-VD圖(歸一化)

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圖 4- 21 不同鰭數 pFinFET 經 6000s HCI stress 之 ID-VG圖(歸一化)

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圖 4- 23 不同鰭數 pFinFET 經 6000s HCI stress 之臨界電壓(VTH)變化圖

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圖 4- 25 不同鰭數 pFinFET 經 6000s HCI stress 之 ID-VD圖(歸一化)

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參考文獻

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Transactions on Electron Devices, Vol. 59, pp. 647-653, 2012.

數據

圖 1- 1  平面 MOSFET 結構圖及 SA 規格參數示意圖
圖 2- 2  電子的導帶能谷受橫向應變之示意圖
圖 2- 5  半導體參數分析儀(Agilent B1500A)
圖 3- 1 Tri-Gate FinFET 之結構示意圖
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參考文獻

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