靜電放電保護電路設計與閂鎖效應防制之研究 黃致遠、陳勛祥
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摘 要
隨著積體電路包裝密度的增加，元件的尺寸也跟著縮小化，在互補式金氧半積體電路中，可靠度的工 程都一直扮演非常重 要的角色，在過去LATCH UP問題，總是困擾著積體電路工作者，因此大家無不想盡 方法去阻止LATCH UP的發生。所 以在先進製程中，不管從LAYOUT或製程技術上改善，均可大幅提高積體 電路的可靠度，但很不幸的，在這些改
善LATCH UP及提高積體電路集積度的製程中卻衍生出另一過去較 不重要的可靠性問題－ESD，常常因為這些製程的改變
，進而影響電子電路上的可靠度，成為遭受ESD破 壞的來源，而造成電子電路的故障。 本論文主要分為兩個部份，一是 我們利用TMA-MEICI元件電性模擬器去找出最佳的設計參數，可減少 很多的時間與成本，又可分析保護元件內部電流的 流向，溫度的分布，避免閂鎖效應（LATCH UP）發生 ，另一即是利用TSMC 0.35ΜM製程，實現LVTSCR元件並利用實 驗晶片結果分析其抗ESD能力，期使由這 樣的設計驗證最佳的元件設計值，之後再依此為根據並改良LVTSCR，即如何得 到適當的觸發電壓、握住 電壓，並成功有效提高了電流至100MA以上，找出雙向式靜電放電保護結構，對內部電路做全 方位的保 護，我們也針對雙向式高電流觸發ESD保護電路設計的實驗晶片做抗靜電放電能力測試，元件的抗正向 ESD果 然表現較好，最低的抗負向ESD保護能力也至少大於工業級標準。
關鍵詞 : 靜電放電效應，閂鎖效應，矽控整流體
目錄
第一章 緒論 1.1 靜電放電的問題--P1 1.2 閂鎖效應之影響--P2 1.3 論文架構--P4 第二章 靜電放電概述及測試 2.1 靜電的成 因--P5 2.2 靜電放電破壞機制--P7 2.2.1人體放電模型--P7 2.2.2機器放電模型--P10 2.2.3元件充電模型--P12 2.2.4電場感應模 型--P13 2.3 靜電放電測試程序--P13 2.3.1靜電放電測試組合--P13 2.3.2 I/O PIN的靜電放電測試--P13 2.3.3 PIN TO PIN的靜 電放電測試--P15 2.3.4 VDD-TO-VSS的靜電放電測試--P16 2.3.5 ANALOG PIN的靜電放電測試--P17 2.3.6靜電放電測試故障 臨界電壓值--P18 2.4 靜電放電測試的判定標準--P19 2.5 靜電放電測試結果判讀--P20 第三章 靜電放電保護電路基本元件 3.1 靜電放電保護電路概念--P21 3.2電阻--P24 3.3 二極體--P25 3.4 雙載子接面電晶體--P27 3.5 金氧半場效電晶體--P29 3.6 矽控 整流體--P33 第四章 閂鎖效應的防制 4.1 閂鎖效應的產生--P38 4.2 閂鎖效應模擬--P40 4.2.1 閂鎖效應結構模擬--P40 4.2.2 閂 鎖效應電性模擬結果--P42 4.3 閂鎖效應的防制--P47 第五章 量測結果與討論 5.1 實驗樣品--P49 5.1.1低電壓觸發矽控整流 體(LVTSCR)--P49 5.1.2雙向式ESD保護設計--P54 5.2 實驗步驟--P58 5.3 樣品電性分析--P59 5.3.1低電壓觸發矽控整流體量測 結果--P59 5.3.2雙向式高電流觸發ESD保護電路設計--P61 5.4 抗ESD能力測試--P63 第六章 結論--P66 參考文獻--P68 附 錄--P71
參考文獻
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