多媒體無線接收機系統單晶片設計技術之研究(1/3)-總計畫
The study of SOC technology on digital wireless multimedia receiver
計畫編號：NSC89-2215-E-002-028
執行期限：88/8/1 ~ 89/7/31
計畫主持人： 陳良基 教授 國立台灣大學電機
中文摘要
積體電路技術在跨入下一世紀前，已進入 0.25 微米 CMOS 而向 0.18 微米前進，前瞻縮小 的技 術 使百 萬 以上 電 晶體 可 以做 在 同一 晶 片 上 ， 形 成 完 整 系 統 ， 這 就 是 單 晶 片 系 統 （System-on-a-chip，SOC）。本研究計畫之目標 對未來 3C 之整合及系統晶片（SOC）設計技術 之需求，結合類比、數位電路技巧，及無線通信 傳輸規範配合國科會學門「SOC」規劃，提出一 系列關鍵零組件之電路設計及架構分析。並透過 已可重複使用智產元件（Reusable-IP）之模組管 理形式，作為未來系統晶片成果展示及驗證之實 驗平台。本計畫將進行無線傳輸系統規格擬定及 演算法分析，將分析後的參數作為架構設計的依 據，再由這些參數設計出適合的架構。最後再作 積體電路的製作及驗證、測試。在第一年(88/8/1 -89/7/31)演算法做完整的資料收集及分析，將整個 系統的系統參數分析出來。
關鍵字：
單晶片系統，智產元件，模組，積體電路，架 構，演算法。Abstract
Before the advent of next century, the integrated circuit technology has developed into 0.25um CMOS process, and move forward to 0.18um CMOS process. The advanced photolithography technique makes millions of transistors integrated in a single chip, which is called System-on-a-Chip, SOC. The goals of the main program target the integration of 3C and the design techniques of SOC,
incorporated with the digital and analog circuit design techniques and wireless-communication transfer protocol cooperating with NSC’s scheme on SOC to propose a series of the circuit designs and architecture analysis of key components. The exhibition and verification platform of the system chip will be based on the module management of the reusable IP. The main program will proceed on the specifications and algorithm analysis of the wireless transfer system; the suitable architecture design will be based on the analyzed parameters; at last, the chip design, verification, and testing will be done. At the first year (88/8/1 – 89/7/31), we made a detailed research on the algorithm, and analyze all parameters needed for the system. Keyword:
System-on-a-Chip (SOC), reusable IP, module, VLSI, architecture, algorithm.
計劃緣由與目的
由於多媒體、電腦及電訊傳輸的快速發展， 這三大領域的交集已成為眾所矚目的焦點。影像 與視訊系統在資訊傳播與記錄上的應用日趨普 遍，成為訊息傳播的主流。而在新一代的無線傳 輸標準上，影像傳輸更是不可或缺的功能。目前 無線傳輸標準的趨勢在 Cellular 方面有 IMT-2000，適用於手機系統。局部區域有 Bluetooth 適 用 於 電 腦 主 機 與 週 邊 之 無 線 傳 輸 。 及 HomeRF，適用於消費性電子與伺服主機及網路 無線傳輸。而考量到新的無線傳輸環境下，所規 範出來的新的多媒體訊號處理標準則為 MPEG-4。其影像資訊由於其多樣性、高頻寬、以及即時處理的特性，更成為應用中的焦點。
研究方法與成
果
本計畫之研究總目標為建立多媒體無線接 收機設計技術，包含射頻類比前級電路、中頻/ 基頻類比前級電路、基頻帶處理器、視訊解碼處 理器、資料壓縮與資料安全等。由於此設計技術 中，系統之規劃、電路之切割與連結、訊號之傳 遞及處理、規格之擬定等。彼此依賴，環環相扣， 唯有進行整合性研究，才能建立完善的設計環境 與相關研究。本計畫的研究方法與成果分佈如下 A. 射頻類比前級電路 在高頻電路設計中，如何考量測試及在測 試的過程中所帶來其它額外影響。以 CMOS 製作 射頻端電路最大的好處在於可實現高度整合的 目標，其 SOC (System On a Chip)乃是未來的趨 勢，其中基頻(Base band)、中頻(IF band)都以 CMOS 製程為主，若要將其整合在單一晶片上， 則射頻端就必須採用 CMOS 製程。完成的部分包 含： CMOS 被動及主動元件高頻 S 參數量測及 模型建立。LNA 的設計及量測。Mixer 的設計及 量測。 本次電路實作實現了 CMOS 射頻前端電路 的兩個重要方塊：LNA 及 Mixer （圖 一），符 合本計畫之第一年進度。LNA 還存在低頻震盪的 問題，不過已找出了解決之道。Mixer 的實驗結 果還能令人接受。初步將 LNA 及 Mixer 整合在 一起也得到了實驗結果於表 一。 B. 中頻與基頻類比前級電路。 射頻為 2.4GHz，中頻為 280MHz，基頻為 17.6MHz。中至基頻子系統的研究，包含限制放 大器，接收信號強度指示器，中頻至基頻之降頻 轉換及自動增益控制器的研究，以及低壓低功率 高速類比電路設計的研究。關於限制放大器份， 架構及線路設計都在本年完成，包含寬頻增益級, 偏移電壓消除器及帶通濾波器。 關於接收訊號 強度指示器方面，目標是其架構，實現方式及電 路設計的完成。固定強度的限制放大器，供應 80dB 以上的增益,與 290MHz 的頻寬。接收訊號 強度指示器則有 40dB 的工作範圍，與 3dB 的誤 差。 圖 二為整個接收器中，中頻/基頻類比前端 的方塊圖。 將 280MHz 中頻信號,降頻轉換為相 差 90 度之 I-channel 及 Q-channel 之基頻信號。 限 制放大器（圖 三）接收前級(射頻/中頻)輸出之 中頻信號,將信號限制在一固定之大小；接收信號 強度指示器則監測出中頻原始信號的大小，輸出 至基頻,指示信號的強度;最後利用二個相同的混 波器，灌入相差 90 度之振盪信號,再透過低通濾 波器，除去高頻諧波與雜訊,達成降頻。 C. 數位基頻帶處理器 一個可程式化信號處理器為了滿足應用上 速度的需求，必須要有以下幾個特點:1. Modified Harvard Architecture, 以避免記
憶體匯流排造成的瓶頸。 2. 快速的乘法累加器，以加速乘法累加運 算。 3. 特殊的迴圈控制硬體，以加速信號處理中 常見的迴圈運算。 4. 兩個資料位址產生器，使得一個時脈週期 可讀取兩筆資料。
5. Circular Addressing Capability，以加速濾波
器之運算。
6. Bit Reversal Addressing Capability，以加速
FFT 之運算。
7. 支援 round, saturate 之硬體。
8.
計算指數之硬體，以加速正規化(normalize)的運算。
整個架構的方塊圖如圖 四。共有三個算數 運算單元：ALU, MAC, SHIFT，兩個位址產生 器，一個程式控制器。五個匯流排：PMA(program memory address bus), PMD(program memory data bus), DMA(data memory address bus), DMD(data memory data bus), R(internal bus)。每個算數運算 單元的輸入及輸出都有暫存器，以暫存資料。而 每個暫存器都可經由 DMD bus 存取。另外每個
算數運算單元的輸出暫存器都接在 R bus 上，並 連接到每個算數運算單元的輸入埠，因此任一個 算數運算單元的結果可直接成為另一個算數運 算單元的輸入，避免多餘的資料搬動。 D. 視訊解碼處理器 對 MPEG-4 視訊解碼各種演算法的處理型態 分析，將 MPEG-4 解碼所需要用到的演算法以及 工具套用在這個模型上，我們可以得到一個非常 清楚的運算分析結果。同時我們也將這些演算法 及工具以軟體模擬的方式，實際在精簡指令集計 算機實作出來，並以執行時間分析的工具取得真 正的執行結果(表 二)。 第二個部分則是規則資料流的處理。圖 五 顯示了在規則資料流中的演算法，包括了 IS, IQ, IDCT 以及 MC 運算，除了 IS 之外，其它的幾個 運算都具有資料平行處理的特性，所以可以使用 平行的資料路徑 DSP，例如 Spilt-ALU 或是 SIMD 架構來處理，就會有相當不錯的處理效能。另 外，由於在這個資料流的路徑上所使用的資料都 是屬於同一個 macro-block 的資料，所以在泛用 處理器的設計上可以安排一個內部的暫存記憶 體區塊放置這個 macro-block 資料。如此一來， 可以減少泛用處理器存取系統匯流排的次數，增 加系統整合的有效性。由於 MPEG-4 視訊解碼的 資料流是可以經過事先的模擬得知，所以我們可 以在記憶體系統的安排上做最佳化的考慮，特別 是在移動補償的運算上根據上述這些特性。根據 上述這些特性，我們可以設計出一組有效指令集 及泛用處理器的架構。 E. 資料壓縮與資料安全智產元件設計 我們針對 LZ compression 所想出的架構就 如圖 一 所看 到 的， 主 要可 以 分為 幾 個部 分 ﹕ dictionary unit, comparison unit, length encoder unit, output unit 我們大概介紹一下每個部分的功 能﹔首先就是 dictionary unit 這一部份，它主要是 用來準備那些要被比對資料的，而 x shift register 就是存 sliding window 的資料，但它只是算一部 份而已，也就是 sliding window 中最前面的 M 個
symbol 是擺在 x shift register，而其它 sliding window 的 symbol(N-M 個)，就擺在 RAM 裡面 了，而 y shift register 就是 look ahead buffer，它 的大小也是 M，當新的資料被進來，等待要被處 理之前，存放的地方就是 y shift register。
Comparison unit 就更單純了，就是把從 x shift register 和 y shift register 送過來的 M 筆資料 互相做比對，產生 M bits 的 output﹔length encoder 把從 comparison unit 送過來的結果加以編碼，產 生一個數字，這個數字就代表這那個 clock cycle 所找到的 match length﹔最後 Output unit 它就是 把之前一個 clock cycle 以前所找到的最長 match length 跟目前這一個 clock cycle 所產生的 match length 做比較，如果目前所找到的 match length 較大，則原來 output unit 裡的 max match length 就會被更新為目前這個 clock cycle 所找到的 match length，並且紀錄它相對的 match address， 相反，若是目前這個 clock cycle 所找到的 match length 較小，則 output unit 裡的資料就都維持不 變。
結論
此跨世紀之整合型研究計畫係針對無線傳 輸多媒體系統晶片的設計和驗證流程，一方面從 事多媒體無線傳輸關鍵性模組的設計和製作(含 資料壓縮保密、視訊編碼解碼、射頻接收機、中 基頻數位類比轉換處理器等)，並建立一套具實用 性的 IP 整合資料庫和相關的模擬環境，另一方面 研發前瞻性的多媒體無線通訊系統架構，藉此了 解多媒體傳輸系統在射頻類比前級電路、中頻/ 基頻類比前級電路、基頻帶處理器、視訊解碼處 理器、資料壓縮與資料安全等之技術需求。透過 實際的矽晶片驗證，一方面加強 3C 整合系統之 傳輸標準，產品規劃等能力，同時強化 IP 的創新 性和實用性，並將設計經驗轉成法則，藉以推動 SOC 系統設計。參考文獻
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F . Single-stage LNA
S21 2.77dB@ 2.63GHz S11 -9dB@ 2.73GHz S22 -5.84@ 2.75GHz NF 5dB@ 2.4GHzG. Double-stage LNA
S21 12.3dB@ 2.44GHz S11 -9.52dB@ 2.79GHz S22 -21.5dB@ 2.49GHz NF 6dB@ 2.4GHzRF Mixer s (IF=280MHz, Single-ended input) Single-ended conversion Gain -1dB @ RF=2.4GHz IIP3 -5dBm OIP3 -15dBm LNA+Mixer s (IF=280MHz) Single-ended conversion gain 9dB IIP3 -6.4dBm OIP3 4.96dBm IRR 16dB Double side-band NF 14dB 圖 一 LNA+Mixer LPF LPF RSSI DSP BPF
4-Stage Ring Osc. Limiting Amp. I Limiting Amp. II IF Mixer I Q ADC ADC ADC 圖 二 中頻與基頻類比前級電路系統方塊圖
DC Offset Substractor Gain Cell 1 Gain Cell 2 Gain Cell 3 Gain Cell 4 Bandpass Filter Gain Stage2
Gain Stage 1 圖 三 限制放大器方塊圖 圖 四 數位基頻帶處理器系統方塊圖 Variable Length Decoding Inverse Scan (Move) Inverse DC & AC Pred. (<, >, +) Inverse Quantization (==, x, +) Inverse DCT (x, +, -) Motion Compensation (+, >>, clip) VOP Memory Padding (+, cp, >>) ...010001110010 Coded Data 8 8 8 8 8 8 8 8 8 8 8 8 8 8 16 16 16 16 Reload Row Previous MB Column Q Matrix Q Factor IDCT
Coefficients MotionVector
16 16 Shape Order Table 圖 五 MPEG-4 視訊解碼流程—視訊材質(texture) 資料解碼資料流 s
表 二 在 MPEG-4 視訊標準的 Core Profile Level 2 所做的運算分析及執行時間分析
Theor etical Analysis Decoder
Simulative Analysis (300 fr ames, IPPP
unit: sec)
Ar ithmetic Oper ations (unit: MOPS) Mem. Tr ansfer (unit: MBytes) Performance Summary 1160.22 405.768 198.03 Motion Compensation 383.6 34.696 41.824 Shape Decoding 556.79 227.727 104.183 IDCT 64.75 102.644 21.609 Inv. Quant. 14.35 13.684 18.246 Padding 117.49 21.29 11.918 VLD 23.24 5.727 0.25 圖 六 LZ77 架構圖
