中華大學碩士論文

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中華大學碩士論文

題目：藉由空白空間重新分佈與導熱轉接點插入方式來改善三維晶片之溫度

系所別：資訊工程學系碩士班學號姓名： M09502069 周義翔指導教授：顏金泰博士

中華民國九十七年八月

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中文摘要

隨著製程進步，晶片連線線寬變細和晶片整合密度提高使得晶片內連線延遲更加嚴重，造成晶片效能上的瓶頸，三維晶片整合技術可藉由對不同電路層做垂直繞線以減少晶片整體繞線長度，有效改善晶片效能的問題。熱的消散是三維晶片設計上的一大挑戰，在高密度整合和晶片面積縮小下，使晶片耗電量密度提升，且三維架構電路層間的絕緣層熱傳導性不佳，使得晶片散熱更加困難，插入導熱轉接點並由晶片內部建立導熱路徑至晶片外部是目前最好的解決方法。

本篇論文首先提出一個三維區塊層級熱模型幫助我們計算晶片溫度分布，配合區塊層級熱模型對版面規劃上可用空白空間使用反覆法做空白空間的重新分配和導熱轉接點的插入方式以改善晶片溫度。

由實驗結果可知，在增加版面規劃面積 110%~130%下可用空白空間增多，空白重新分配可帄均降低溫度 1%~17%。再空白重新分配後插入導熱轉接點可使版面規劃溫度再下降 5~9%。

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Abstract

As the technology progresses, chip interconnecting wire width becomes thin and integration densities continue to increase, interconnect delays have become critical bottlenecks of chip performance. Three-dimensional (3D) integrated circuits (ICs) are an emerging technology with the great potential to improve the chip performance with ability to route signals in the vertical dimension enables the distant blocks to be placed on different layers. The 3D structure results in a decrease in the overall wire length to be translated into less wire delay and greater timing performance. However, one of the biggest challenges of 3D circuit design is the heat dissipation. In 3D ICs, more devices are packed into a smaller area, so the chips result in the higher power densities. In addition, the heat from the core of a 3D chip has to travel through the layers with low conductivity dielectric between device layers, to reach heat sink. One method for mitigating the thermal issue is to insert thermal vias to establish thermal paths form the core of a chip to the outer layers.

In this paper, a 3D block-level thermal model is firstly proposed to calculate the temperature of each circuit block in reasonable time. Furthermore, based on the temperature calculation in the proposed 3D block-level thermal model and the final region, an iterative approach is proposed to reduce the final floorplan temperature by redistribution the feasible white space and thermal via insertion.

The experimental results show that our proposed iterative approach in white space redistribution stage obtains 1%~17% temperature reduction on 100%~130%

floorplan regions and thermal via insertion can more reduce 5%~9% temperature.

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誌謝

這篇論文可以順利完成，首先要特別感謝顏金泰教授辛勤的指導，無論在學業上或是生活上都給我非常大的幫助，使得我在學識的增長以及研究方法的精進有很大的進步，此外還要特別感謝陳永源博士在兩年研究過程中的協助與指導，

使我受益良多。

感謝求學過程中陪我一起走過兩年的同學-惇皓、建閔、書豪、信宇、碩彥；

學長姐-詩芩、志瑋、名原、耿偉、孟儒、坤鈞、順華以及學弟-祥霖、凱帄、宜強、仲賢、東彥，他們不論在課業上或是生活上都給予我莫大的協助和鼓勵。

我更要感謝家人的全力支持，讓我在求學過程中無後顧之憂，能夠專心的完成碩士學位。

最後謹將這篇論文獻給我的家人、師長、同學及朋友，共同分享這得來不易之榮耀。

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圖片目錄

圖 1_ 1 後段設計流程圖... 2

圖 1_ 2 版面規劃面積... 4

圖 1_ 3 整體繞線結果... 6

圖 1_ 4 切割較密的格狀繞線... 7

圖 1_ 5 切割較疏的格狀繞線... 7

圖 1_ 6 細部繞線結果... 8

圖 1_ 7 傳統二維晶片... 9

圖 1_ 8 三維晶片... 9

圖 1_ 9 二維與三維晶片繞線... 10

圖 1_ 10 三維晶片架構圖... 11

圖 2_ 1 格狀熱模型示意圖... 14

圖 2_ 2 能量守衡一維示意圖... 14

圖 2_ 3 空白重新分配示意圖... 18

圖 2_ 4 通道示意圖... 19

圖 2_ 5 左下緊靠版面規劃... 19

圖 2_ 6 三維版面規劃示意圖... 21

圖 3_ 1 二維區塊層級示意圖... 22

圖 3_ 2 三維區塊示意圖... 23

圖 3_ 3 導熱轉接點分類圖... 24

圖 3_ 4 二維版面規劃... 27

圖 4_ 1 二維緊密版面規劃加入四個虛擬區塊... 29

圖 4_ 2 二維相鄰關係圖... 31

圖 4_ 3 二維臨界路徑關係圖... 32

圖 4_ 4 二維區塊可移動距離... 34

圖 4_ 5 空白區塊尚未重新分配... 35

圖 4_ 6 空白區塊分配後... 36

圖 4_ 7 耗電密度稀釋... 37

圖 4_ 8 空白分配大小... 38

圖 4_ 9 虛擬區塊空白釋放和區塊的搬移... 40

圖 4_ 10 空白重新分配流程... 43

圖 4_ 11 加入導熱轉接點的三維版面規劃 ... 44

圖 4_ 12 兩層版面規劃投影關係... 46

圖 4_ 13 當最熱區塊沒有空白空間時的作法... 47

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表格目錄

表 2_ 1 電熱能單位表... 16

表 3_ 1 區塊層級的熱傳導關係... 25

表 5_ 1 測試檔... 49

表 5_ 2 參數設定... 49

表 5_ 3 空白空間重新分配結果... 50

表 5_ 4 導熱轉接點插入結果... 50

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第一章簡介

1.1 數位電路的發展

早期真空管為元件的電腦到後來製造材料的突破由電晶體取而代之，不但在效能上有所提升，對電腦體積更是大幅縮小，直到 1964 年 IBM 在積體電路 (Integrated Circuit)上研發有成，開始了 IC 晶片的發展。數位電路晶片隨著數十年的發展已漸成熟，晶片的速度越來越快且體積越來越小，成本上也是不斷下降，因此電子晶片的使用範圍越加廣泛，從個人電腦到手持式電子設備、數位家電都可見到電子晶片的應用，可見電子晶片對我們日常生活的重要之處。除了晶片效能上的提升，更考慮晶片的可靠性、耗電量等，在這樣多重目標下晶片設計上的複雜度逐漸提高。

隨著製程進步到深次微米時代，單一晶片上已是百萬電晶體以上的超大型積體電路(Very Large Scale Integrated Circuit, VLSI)，如此龐大複雜的電路我們已經無法再由人工去處理電路規劃與測試的工作，因此設計出一套好的電子化自動設計工具(Electronic Design Automation, EDA)將是非常重要，電子自動化工具除了可確保晶片的正確性，也可加速整個晶片設計流程，在晶片設計上佔有重要的地位。

1.2 電子設計自動化

電子自動化工具分成前段設計(Front-End)和後段設計(Back-End)兩部份，前段流程主要是電路的系統規格的制定(Specification)、硬體高階語言(System C)模擬、硬體描述語言(VHDL)模擬和驗證，還有邏輯設計(Logic Design)，後段設計屬於晶片的實體設計(Physical Design)，包含邏輯分割(Partition)、版面規劃 (Floorplan) 、擺置 (Placement) 、整體繞線 (Global Routing) 和細部繞線 (Detail

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Partition (分割)

Floorplan (版面規劃)

Placement (擺置)

Routing (繞線)

Global routing(全域繞線)

Detail routing(細部繞線)

圖 1_ 1 後段設計流程圖

1.3 後段設計介紹

主要分為四個階段 : 邏輯分割、版面規劃、擺置及繞線，每個階段設計都是息息相關，對晶片的效能、面積大小等有直接的影響。在後段設計流程中，將邏輯轉換成實體電路，我們必頇在設計時考慮到很多由電子和物理特性所引起的問題，如電容效應、電感效應，及製程的進步所衍生出的問題，這些問題都會影響到晶片的效能和是否能正確執行。

1.3.1 邏輯分割

隨著晶片的設計越來越複雜，晶片內的電晶體數目及連線也越來越多，要同時處理如此龐大的電路變的非常困難，為了方便快速的處理電路問題，將階層式的概念導入到晶片的問題中，將整個電路切割成多個小電路區塊分別處理，在電路切割的同時，由於晶片內連線的長度對晶片的效能影響較大，所以會把彼此連線較多的電路切割到同一區塊以減少連線長度，這除了可提升晶片速度外也減少繞線的複雜度。

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一般常見的演算法可分三種 :

(一) 反覆改進二等分分割 (Iterative Improvement Bi-Partition)

反覆改進二等分分割是將電路分割成兩堆，從兩堆電路中各選出一點作交換，利用兩點互換後對連線長度的影響作為是否互換的依據，若交換後連線長度減少則接受此次交換結果，根據此規則不斷的做兩點交換，直到所有點都被交換過。

(二) 多等分分割 (Multi-Way Partition)

多等分分割與反覆改進二等分分割主要不同是將電路切割成多等分，再透過交換各等分之間的點來改善連線長度，規則和二等分切割相同。

(三) 多階層分割 (Multi-Level Partition)

當電路過於龐大，上述兩種方法在改進的過程會相當費時，因此考慮多階層分割法，這方法主要是要將每一次處理的點數量降低以提高處理速度。首先做點和點的合併動作，將多個點合併當成一個大點，直到點數量降到我們可以處理為止，然後對這些點做分割，再來執行點集合的交換以達到較好的效果，如此就完成了一個階層的工作。之後再將合併的大點拆開，繼續進行分割及交換點的動作，直到所有合併的點都拆開為止，此方法在點數龐大時對於處理速度的提升有相當的幫助。

1.3.2 版面規劃

在邏輯分割後，邏輯閘切割後分別包在不同的區塊內，在版面規劃中主要的目的是決定所有區塊擺放的位置，區塊位置擺定後就可評估出晶片面積大小。在還沒進入深次微米時代，因技術尚未成熟，所以晶片設計都以成本為主要考量，

面積越小代表成本越少。下圖 1_2 虛線為規劃後的最後面積。

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圖 1_ 2 版面規劃面積

進入深次微米時代，晶片設計成本大大降低，晶片面積大小已經不在為主要考量。現今版面規劃應該考量到晶片的可靠度，通常我們會借由緩衝器(Buffer) 或電容(Decoupling capacitance)的加入讓電路能符合時間或電壓的限制，而加入緩衝器及電容都需要有可用的空白空間來擺放，所以保留足夠的空白空間供給後段設計使用，可降低後段設計複雜度。

在版面規劃可分為可分割(Slicing)與不可分割(Non-slicing)兩種版面規劃，現今版面規劃大多是不可分割之版面規劃，常見的不可分割表示法有序列表示法 (Sequence pair)[1]、B* tree[3]、CBL(Corner block list) [4]、TCG[5]及 DBL(Double Bound List)[6]等表示法，其中 DBL 包含其他表示法之優點，如符合 P-admissible 特性和使用少量記憶體等，這些表示法主要的目的在於能維持版面規劃中各區塊擺放位置和區塊與區塊的相鄰關係。對不可分割版面規劃來說，為了要符合目標函數(object function)，如晶片面積的最小化或是最短繞線長度，必頇找到版面規劃最佳的擺放方式，最常使用的演算法為模擬退火法(Simulated Annealing)，對原本的版面規劃進行區塊搗亂的動作，區塊在不會發生區塊重疊的情況和不影響版面規劃原始面積下可以互相交換或是做區塊搬移，以求得目標最佳解，模擬時間越久所得結果越接近最佳解。

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1.3.3 擺置

擺置和版面規劃不一樣的地方是版面規劃是決定區塊位置並由區塊輪廓決定晶片大小，而擺置問題是在已知的外框大小，將標準元件(Standard Cell)擺放到固定大小的外框。擺置結果通常會影響繞線的延遲 (Delay) 和可繞性 (Routability)，好的擺置結果可以有效減少連線長度，使延遲縮短，並降低繞線擁擠度。

常見的擺置方法可分為四種 :

(一) 以分割為基準 (Partition-Based Placement)

(二) 以模擬退火法為基準 (Simulated-Annealing-Based Placement) (三) 以力應用為基準 (Force-Directed Placement)

(四) 以分析為基準 (Analytical Placement)

以上方法主要目的都是盡量將彼此連線較多的元件擺放越靠近越好，如此可減少連線長度，提升晶片效能。

1.3.4 繞線

在擺置完成後必頇連線的腳位位置就會固定，在繞線階段要把所有腳位的連線建立起來，一般連線可分成兩種型態，一種是連接不同金屬層的連線，我們稱為轉折點(Regular Via)，另一種是在同一金屬層內的連線，在同一層繞線時因製程的限制只可走垂直線或是水帄線，但近年已有學者提出 45 度的連線，有助減少繞線長度，增加晶片效能。

在繞線前我們必頇要了解晶片的繞線環境，不同的繞線環境會導致不同的繞線結果，對於繞線環境的討論通常考慮到可繞線層數和繞線區域，在以往的製程下電晶體之上的可繞線金屬層數少，且這些可繞線的金屬層又必頇優先提供給時

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脈(Clock)、電源(Power)/接地(Ground)網路使用，區塊間的可繞線空間受到嚴重壓縮，因此通常必頇透過區塊向外移動，讓區塊間形成一個通道，讓區塊間的繞線從通道中通過。由於通道的空間相當有限，如何有效利用通道是一個相當重要的問題。近年製程進步，金屬層數增加，但可繞線區域還是有限，且晶片的複雜度提高，連線數越來越多，因此在金屬層內的繞線問題依然必頇重視。

繞線設計上可將繞線分為兩個階段 : (一) 整體繞線 (Global Routing)

圖 1_ 3 整體繞線結果

在完成擺放階段後，所有的腳位也會隨之確定，因此我們可以知道哪些輸入輸出腳位是有連線關係，根據這些連線關係，將所有腳位作直線連接，由此可了解所有連線路徑。如圖 1_3。

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圖 1_ 4 切割較密的格狀繞線

圖 1_ 5 切割較疏的格狀繞線

由於現在可繞線層數變多，因此繞線的方式改以格狀為基準(Grid Based)，

將所有可繞線區域切成格子狀，如圖 1_4，利用計算這些格子的邊所通過的線數來評估繞線的擁擠度，當格子切成較密時，能夠較準確的評估整個晶片的擁擠度，但這樣會有很多擁擠度為零的邊也需計算，這樣的作法會讓整個計算時間變長，可是格子切割太疏，如圖 1_5，在格子與格子的邊上，也許不會發生擁擠的現象，但是在格子內也許還有接腳隱藏在裡面，因此評估出來的擁擠度可能為零，但是實際在繞線的時候，可能會發生擁擠的現象，導致最後晶片繞線的失敗。

因此如何分割格子的大小變得很重要。

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(二) 細部繞線 (Detail Routing)

在整體繞線後可以大概知道連線的路徑，在細部繞線時要對整體繞線的結果做修正，由於細部繞線輸出即為最後結果，所有繞線要修改為垂直繞線或水帄繞線，且頇符合繞線限制，如圖 1_6。

圖 1_ 6 細部繞線結果

由於繞線的好壞會影響到晶片的效能和成功與否，因此在繞線階段我們會考慮整體繞線總長度，繞線的長度越長延遲的影響越大，會降低晶片效能。另外，

製程進步使得線和線之間距離變短的關係，造成漏話雜訊(Crosstalk Noise)變的更嚴重，或是一些物理上的效應，這些都會影響晶片的成功與否。

對於晶片繞線長度的改善有學者提出了史丹爾樹(Steiner Tree)的架構，在繞線樹的架構中在適當的位置中加入虛擬的史丹爾點(Steiner Point)，藉由史丹爾點的加入能有效的減少晶片整體繞線長度，提升晶片效能。

1.4 三維晶片

隨著製程的進步，傳統晶片製造已經進入奈米階段，這幾年晶片設計都以系統單晶片(System on Chip)為導向設計，晶片設計者開始將數位訊號(Digital)、類比訊號(Analog)、記憶體(Memory)與輸出輸入裝置等不同製程元件整合在同一顆

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晶片中，而系統單晶片設計並不是一件容易的事，在整合過程中因為傳統晶片結構的特性造成晶片整合後面積過大，如圖 1_7，且造成連線延遲(Interconnect Delays)的問題更加嚴重，不容易達到預估的工作時脈。

為了解決系統單晶片整合上的種種問題，晶片設計者開始探討晶片垂直發展的可能性，目前的技術已經證實三維晶片的可行性，雖然目前製程尚未進步到可以跟傳統晶片一樣具有產品價格便宜和高良率(Yield)，但因傳統晶片無法突破的效能瓶頸，三維晶片的設計是勢在必行的一個趨勢。

ALU2

Memory

DSP RF

Analog ALU1

Cache ALU2

Memory

DSP RF

Analog ALU1

Cache

圖 1_ 7 傳統二維晶片

Analog RF Memory

DSP

ALU1 ALU2 I/O

C ac he Analog RF

Memory DSP

ALU1 ALU2 I/O

C ac he

圖 1_ 8 三維晶片

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三維晶片和傳統的二維晶片最大的不同在於三維晶片是由多個帄面所構成，如圖 1_8。傳統二維晶片所有的矽智產或區塊都是擺放在同一帄面上，所以當區塊較多的時候，我們晶片的面積就必頇不斷的擴大，這樣的作法除了增加成本外，還使整個晶片的連線長度增長，影響晶片的效能。反觀之三維晶片是由許多帄面堆疊而成，功能區塊(Functional Block)可擺放在不同的帄面上，做垂直整合的動作。

三維晶片之優點 1. 減少晶片連線長度

經由轉接點(Connected Via)可在不同電路層做垂直繞線，連接在不同帄面上的功能區塊，可以有效的減少內部連線的長度。對整體繞線來說，除了減少繞線長度外，也提升晶片的可繞性(Routability)，如圖 1_9。

2. 減少時序延遲

在三維晶片中，因為可以做垂直繞線的關係，減少了整體的繞線長度，同時也減少時序延遲(Timing Delay)。

3. 減少晶片面積

因為三維晶片是以多個帄面堆疊而成，功能區塊(Functional Block)可放置在不同層內，所以比起二維晶片能有效減少晶片面積。

4. 減少功率消耗

在一個晶片中，隨著內部連線長度增長，功率消耗也越大。所以對三維晶片來說，因為有效減少內部連線，整個三維晶片的帄均功率消耗會比二維晶片還來的低。

圖 1_ 9 二維與三維晶片繞線

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三維晶片之缺點

1. 設計複雜度 (Design Complexity)

隨著製程的進步發展到三維晶片，雖然我們可利用在二維已發展成熟的技術延伸至三維晶片，但還是有許多不足的地方。二維帄面上我們較容易思考在設計時會有什麼情況發生或是不足的地方需要補強或注意，但三維架構上除了設計經驗不足，在三維架構上我們也較難去推算會有什麼情況發生，如何去對每個實體設計步驟做到最佳結果，是非常困難的問題。

2. 熱的影響 (Thermal Dissipation)

不管在二維或是三維晶片都會受到熱的影響，高溫會影響電晶體的效能也會造成連線的電阻變大而使延遲狀況更加嚴重，導致晶片內的時序有所變化，

以致晶片執行結果錯誤。但在二維晶片可直接借由基底上的散熱槽(Heat Sink)將熱導出，所以在實體設計時較少考慮熱的影響。但晶片延伸到三維晶片，高密度的整合技術，使得晶片單位面積上消耗的電量就越多，在耗電量不斷提升下所衍生出的問題就是熱的影響，耗電量越多，產生的熱能越多，晶片溫度就越高，且三維晶片架構是一個封閉系統，需借由散熱槽散熱，

但層與層間都有一層絕緣體(Dielectric material)，絕緣體除了不利於導電，

導熱性也不佳，三維晶片散熱問題是三維晶片設計的一大挑戰，如圖 1_10。

Si Substrate interconnect

Si 2 interconnect

Si 3 interconnect

Heat Sink

Si Substrate interconnect

Si 2 interconnect

Si 3 interconnect

Heat Sink

圖 1_ 10 三維晶片架構圖

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3. 設計成本

對現今三維晶片設計技術尚未成熟，還有許多問題需要探討與解決，其製造成本比起二維晶片高出許多，考慮到成本和市場需求對現在電子消費市場而言並不適合。

隨著整合密度的提高，二維架構上的效能瓶頸使三維架構晶片為以後的一種趨勢，但要使用三維架構的種種好處三維晶片之熱效應就必頇先解決，在後面的章節我們將進一步討論如何在將一個已經擺置好的版面規劃重新規劃擺置結果來降低溫度和如何利用導熱轉接點(Thermal Via)的較佳的導熱性質來幫助我們解決問題，再接下來的第二章節會說明研究動機和問題描述，第三章將介紹我們提出的熱模型(Thermal Model)，可幫助我們快速計算三維晶片溫度分布，第四章重新分配版面規劃之空白區域和導熱轉接點的加入可改善晶片溫度，第五章實驗結果，第六章結論和未來展望。

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第二章問題描述

2.1 相關研究

在前面的章節我們已經提到三維晶片所產生的熱影響，除了會影響到晶片的可靠度外，在過高的溫度下可會使得晶片燒毀，熱造成的影響是我們要從二維傳統晶片轉換到三維晶片首要解決的問題，目前已學者開始探討如何將三維晶片中的熱能借由散熱槽(Heat Sink)將熱導出。

2.1.1 熱模型

熱力學的熱遷移機制可分為三種 (一) 熱傳導(Conduction)

是由物體中分子間的交互作用來傳遞熱量，而不是做物體的移動。

(

_hot _cold

) A T T Q

t d

 



Q 為傳送的熱量，k 為物體的熱傳導係數，d 為物體厚度，A 為接觸面積 (二) 熱對流(Convection)

借由流體或氣體傳遞熱量，流體或氣體會因溫度的不同而擴張或收縮，根據熱力學第二定律熱量由高溫傳向低溫，所以有熱對流現象。

(三) 熱幅射(Radiation)

是由電磁波放射帶走熱能，跟物體表面的放射係數有關。

在晶片封閉系統中我們主要探討的是熱傳導關係。我們將熱傳導關係以三維格狀熱模型(Thermal Mesh)[10]來表示，任兩個方塊(Tile)間有相鄰關係以熱阻連接，

如圖 2_1。

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AC AC

熱源

AC AC

熱源

圖 2_ 1 格狀熱模型示意圖

首先我們探討熱力學第一定律能量守恆，由圖 2_2 推出在一維時熱量的變化量為自身產生的熱加上流經物體熱量變化量，

( ) _p ( )

x x x

T T T

A x C A A g A x

t t t

  



      

         

 y

x

 z

, ,C_p

  A

dE dt

( ) g A x

x

qx q_x__x

圖 2_ 2 能量守衡一維示意圖

立方體熱傳導有六個方向，因此我們可以推導出三維時的在能量守恆下的熱擴散公式為

( , , , )

[ ( , , , ) ( , , , )] ( , , , )

p

T x y z t

c k x y z t T x y z t p x y z t

 ^ t    



根據不同的室溫和不同物質而有不同的熱傳導係數，所以加上邊界上的變化 (Boundary Condition)

( , , , )

( , , , ) _i ( , , , ) _i( , , )

i

T x y z t

k x y z t hT x y z t f x y z n

  



其中，

( , , , )

T x y z t

，溫度(℃) ( , , , )

p x y z t

，熱源耗電密度(Power Density) (W/m³)

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( , , , )

k x y z t

，熱傳導係數(W/m℃)



，物體密度(Kg/m³) C_p，物體比熱(J/Kg℃)

hi ，封裝熱傳送係數(W/m²℃) ( , , )

f x y z ，隨外在因素改變的函數

i

我們用熱模型去對晶片做熱分析時，我們討論熱達穩定狀態下的結果，當我們在穩定狀態下晶片溫度分布不會受到瞬間電量變化影響。假如我們不考慮物體熱傳導係數受溫度影響改變，則穩定狀態下可寫成

( , , , ) 2 ( , , , ) ( , , , ) 0

k x y z t  T x y z t  p x y z t 

所以我們可將圖 2_1 任兩個方塊間的熱傳導關係表示為

1 2

1 2 1 2

( , , , ) 0

y i y i

x i x i z i z i

i

x x y y z z

T T T T

T T T T T T T T

p x y z t x kA x kA y kA y kA z kA z kA

 

   

       

     

或是寫為

1 , 1 2 , 2 1 , 1 2 , 2 1 , 1 2 , 2

( ) ( ) ( ) ( ) ( ) ( )

( , , , ) 0

x i i x x i i x y i i y y i i y z i i z z i i z

i

T T g T T g T T g T T g T T g T T g

p x y z t

          

 

其中，

Ti，為每個方塊的溫度 k，為單位基底的熱傳導係數 A，為每個小方塊單位接觸面積

, 1 , 2 /

i x i x x

g  g  kA  x

，

g

_{i y}_{, 1}

 g

_{i y}_{, 2}

 kA

_y/

 y

，

g

_{i z}_{, 1}

 g

_{i z}_{, 2}

 kA

_z/

 z

可將方塊間的熱傳導關係以矩陣方程式表示

G T   P

G，為熱傳導關係矩陣 T，為溫度向量

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P，為電量向量

可由矩陣方程式來計算三維堆疊陣列模型中每個方塊的溫度。

我們將矩陣方程式轉換為

G

^¹

 R

,

T   R P

由此可知我們使用高斯消去法的時間複雜度為 O(n³)，矩陣相乘的時間複雜度為 O(n²)，n 為方塊數量，所以當我們將格狀熱模型的方塊切割的越細，那我們計算晶片溫度所需的時間就越久。

2.1.1.1 熱阻與電阻的對應關係

在這探討的是熱阻是如何由電學的角度將電阻對應轉換為熱力學的熱阻，首先根據下表間單位的對應，電流對應 power，電壓差對應溫差

熱能單位電能單位

Q, 電量 W I, 電流 A

T, 溫度 K V, 電壓 V

Rth, 熱阻 K/W R, 電阻



Cth, 熱容 J/K C, 電容 F

表 2_ 1 電熱能單位表

由歐姆定律我們推出電阻值計算方法為

1 2

V V L

R  ^ I   A

由相對應關係推導熱阻為

1 2

1 1

th

T T L

R Q  A G

   

熱阻大小與接觸面積成反比。

(25)

2.1.2 演算法

有了熱模型可以幫助計算晶片溫度後，開始討論如何改善三維晶片高溫的問題，由 J. Cong 所提出的[10]以散熱為目標的三維實體版面規劃，利用模擬退火法(Simulated Annealing)設定晶片面積、連線長度、Via 個數及晶片溫度為目標函數，去進行對版面規劃搗亂重排和區塊交換的動作，且利用[15]所提出的熱模型 (Thermal Model)來幫助計算晶片溫度。

分別對同層和不同層間的區塊進行模擬退火法，這樣的作法主要可以讓同層間的溫度能較帄均分散和避免高溫區塊聚集形成高熱區域外，不同層間的區塊交換可以藉由底層連接散熱槽的關係，將耗電量高而溫度較高的功能區塊交換至底層，以降低晶片溫度。根據實驗結果可看出這樣的作法能有效的降低晶片溫度，

但因為每次區塊交換搬移後利用的熱模型重新計算晶片溫度分布，和模擬退火法需要較長的時間才可以得到較佳的版面規劃結果，在運算上非常耗時，且必頇使用到較大的晶片面積才能得到較佳結果，對於成本而言並不划算。針對熱模型所頇計算時間的改善方式，當版面區塊的搗亂動作是在同一層上發生，對同一層的熱阻值影響較小，所以可以不需要重新計算熱傳導矩陣，以減少反矩陣運算的時間。

在 E. Wong 所提出[11]中，緊密版面規劃可得到較佳的晶片面積外，對於晶片的整體繞線長度和晶片溫度等，這並不會是一個最佳的擺置方式。對於空白空間的重新分配除了可以用來減少繞線長度外，在本篇中主要是利用空白空間重新分配並插入導熱轉接點來降低溫度。利用線性規劃(Linear Programming)將外層空白空間重新分配到溫度最高的功能區塊周圍，這樣不止可以降低高溫，也可防止較高溫的功能區塊聚集在一起形成高溫區域，但這篇論文在探討導熱轉接點 (Thermal Via)的插入，利用不均勻的格狀(Non-uniform Grid)去找尋每層間共有的

(26)

重疊的空白空間去做導熱轉接點的插入，但能讓不同層間擁有相同位置的空白空間並不多，無法借由導熱轉接點導熱，所以單利用空白空間的重新分配所能降低晶片溫度的能力是有限的。

最後由[12]得知，導熱轉接點(Thermal Via)是一個導熱性質較佳的導體，只要找到上下層空白空間有重疊的位置就可以插入通道來幫助我們導熱。如果我們在找出最熱區塊甚至是最熱區域後，並將版面規劃外層的空白空間分配到周圍以便可以將導熱轉接點插入，如圖 2_3，這樣的插入方式可以使導熱轉接點發揮更高效用。

最熱區域

(a) 沒有空白區塊 (b) 空白區塊重新分配導熱轉接點

圖 2_ 3 空白重新分配示意圖

2.1.3 打穿不同層的轉接點

我們將轉接點分為兩種 : (一) 訊號轉接點(Signal Via)

由圖 2_4 可看出訊號通道是打穿不同層，且連接不同電路層間的訊號線，

是在繞線階段才可知訊號通道的數量及位置。

(二) 導熱轉接點(Thermal Via)

導熱轉接點和訊號轉接點不同處在於導熱轉接點只是單純導熱作用，沒有連接訊號線。

(27)

兩種轉接點都是一個良好的導熱體，但通道價格昂貴且體積大，需要插入在空白空間上，減少了可繞線區域，所以轉接點的加入數量和位置都需多加考慮。

我們在版面規劃中只需要考慮導熱轉接點的插入。因為我們要將熱一層一層往下傳遞，最後利用導熱散熱槽將熱散出，所以我們導熱轉接點的插入位置必頇上層溫度比下層高，這樣才會將上層的熱帶到下層。

Block4 Block5 Block3

Block1 Block2

Signal Via

Thermal Via

圖 2_ 4 通道示意圖

2.1.4 版面規劃的重要性

a b g

d e

c f

圖 2_ 5 左下緊靠版面規劃

在以往以成本為考量而以面積為導向的版面規劃，通常都是用左下緊靠版面

(28)

樣的版面規劃可以減少成本，但對於其他目標如整體繞線長度或是晶片溫度高低都不一定會是較佳的版面規劃方式，以目前的製程技術而言，我們考慮的是晶片的可靠性、耗電量等等，為了達到我們的效能、可靠度的限制，我們通常利用緩衝器(Buffer)來提升我們的效能，利用電容(Decoupling capacitance)的加入來保持我們訊號的完整性，但插入緩衝器或是電容都頇有足夠的空白空間供給使用。除了電路的時間或電壓的限制，現在晶片中因為製程進步使得電晶體數目增多，而提升了晶片的電源密度，在高電源密度下會導致晶片溫度提高，過高的溫度會影響晶片的效能和可靠性，所以溫度也是版面規劃時所需考量的，在這之前我們也有提到可利用空白區塊的重新分配可降低晶片溫度，有以上敘述可知適度犧牲一點成本增加晶片面積可讓我們晶片的可靠度和效能有所提升。

2.2 研究動機

在二維單晶片整合設計越來越複雜，元件變多而使得整體晶片繞線長度變長，降低能晶片的效能，為了解決二維傳統晶片架構上的限制所導致效能上的瓶頸，而去考慮將晶片設計垂直發展至三維晶片，三維晶片能有效的減少晶片繞線長度，提高效能，並減少晶片所需面積，三維晶片設計已是勢在必行。

但從二維架構提升到三維晶片架構因整合密度高主動元件(Active Device)變多，而使得單位面積上耗電量上升，在這樣高耗電量下會使晶片溫度提升，且三維晶片堆疊的架構中的絕緣層，使得晶片要由散熱槽(Heat Sink)散熱更加困難，

而讓熱停留在晶片中心，這對晶片的壽命或是時序(Timing)變化都有重大影響。

為了解決三維晶片架構所產生的熱效應，我們從相關論文中得知利用空白區塊的重新分配和配合導熱轉接點(Thermal Via)的插入，建立一條導熱路徑 (Thermal Path)，是目前一個較理想且有效的解決方法。我們將對版面規劃的降溫

(29)

分為兩個步驟，第一步驟是做空白重新分配，以溫度為導向的版面規劃，使同一層板面規劃最高溫能下降，第二步驟是導熱轉接點的插入，利用導熱轉接點的熱傳導性幫助我們傳遞熱量至不同層以降低溫度，最後將熱傳遞到最下層由散熱槽 (Heat Sink)將熱導出，進一步改善晶片溫度。

2.3 問題描述

我們將由導熱轉接點(Thermal Via)的插入進行降溫，可分為兩個步驟，

(一) 空白區塊的重新分配(Whitespace Redistribution)

輸入為一根據某個目標函數(Object Function)所擺置好的三維版面規劃，如圖 2_6(a)，擺置後的版面規劃面積最大的那層決定晶片最後的面積大小，藉由各層空白區塊重新分配作為第一個降溫的步驟。

(二) 導熱轉接點的插入(Thermal Via Insertion)

從已分配過的版面規劃利用導熱轉接點建立導熱路徑，對三維版面規劃做更進一步的降溫。圖 2_6(b)為空白分配且插入導熱轉接點後的版面規劃。

(a) 空白重新分配版面規劃 (b) 導熱通道插入後的版面規劃

圖 2_ 6 三維版面規劃示意圖

(30)

第三章以區塊為基礎之熱模型

在討論如何降低晶片溫度前，頇先計算晶片最高溫度還有溫度高低的分布，

之前的章節我們提到[10]提出的堆疊陣列熱模型(Tile-based Thermal Model)，將整個晶片做均勻切割後去計算每個方塊的溫度，計算過程非常耗時。在這，為了減少熱模型計算晶片溫度時間，我們提出了一個的以區塊為基礎的熱模型(Block- Level Thermal Model)來幫助我們計算晶片溫度，在區塊層級的熱模型中，我們將三維版面規劃內所有元素都視為區塊。

3.1 二維區塊層級熱模型架構

B1 B2

B5

B6 B3

B4 W1

W2

B1 B2

B5

B6 B3

B4 W1

W2

B1 B3

B2 B5

B6 B4 W1

W2

B1 B3

B2 B5

B6 B4 W1

W2

B1 B3

B2 B5

B6 B4 W1

W2

(a) 二維立體區塊圖

電路區塊空白區塊 (b) 二維帄面區塊圖

圖 3_ 1 二維區塊層級示意圖

在二維版面規劃中，分為兩種區塊型態，如圖 3_1 (一) 電路區塊(Circuit Block)

每個功能區塊都是主動元件(Active device)，在系統運作時會消耗電，根據功能區塊的電量需求和區塊的面積大小，可以計算出各個區塊的耗電密度 (Power Density)。

(二) 空白區塊(Whitespace Block)

在版面規劃擺至後的最後區域內除了電路區塊其餘的空白空間我們將之切割出來為一矩形空白區塊。空白區塊上面因沒有放置電晶體，所以在系統運

(31)

作時並不耗電，其耗電密度為零。

對各個立體區塊而言共有六個面，所以熱傳導會有六個方向。我們將晶片視為一個封閉系統，所以對邊界的熱傳導並不容易，另外從熱傳導係數來看這兩種區塊，因空白區塊上沒有電晶體，所以空白區塊的熱傳導係數會比電路區塊來的高。假設圖 3_1(b)的 B1 區塊為目前最高溫區塊，他與相鄰區塊都會有熱傳導關係，對於相鄰電路區塊和空白區塊 W1 而言，對空白區塊熱阻較小，所以 B1 區塊容易將熱傳遞給 W1 區塊。

3.2 三維區塊層級熱模型架構

(a) 三維立體區塊圖

Heat sink

Layer 1 Layer 2 Layer 3 Interlayer 2

Interlayer 1

Layer 1 Interlayer 1 Layer 2 Interlayer 2 Layer 3

電路區塊空白區塊夾層區塊導熱通道區塊

(b) 三維帄面區塊圖

圖 3_ 2 三維區塊示意圖

(32)

三維區塊層級熱模型，除了上述二維區塊層級中的電路區塊和空白區塊外，

還分為夾層區塊跟導熱轉接點區塊，如圖 3_2。

(三) 夾層區塊(Interlayer Block)

指的是元件層(Device Layer)間的絕緣體，我們也將此視為一種區塊，且它的熱傳導係數非常小，耗電密度為零。

(四) 導熱轉接點區塊(Thermal Via Block)

導熱轉接點熱傳導係數比基底(Silicon)熱傳導係數高出許多，是一個良好導熱體，且本身不需電源供應，耗電密度為零。在三維區塊層級熱模型中，根據導熱轉接點的插入位置和對溫度變化影響，我們將導熱轉接點區塊又分為三種類型，如圖 3_3。

i. 來源通道區塊(Source Via Block)

來源通道區塊會將週遭區塊的熱量吸收並將所吸收之熱量傳遞到下一層，屬吸熱反應。

ii. 目標通道區塊(Target Via Block)

目標通道區塊週遭的溫度比來源通道區塊週遭的還低，從來源通道區塊所吸收的熱，會在目標通道區塊釋放，屬放熱反應。

iii. 中間通道區塊(Middle Via Block)

貫穿絕緣層，我們將它視為一個通道，讓來源端的熱傳送到目標端，沒有吸放熱的效應。

來源通道區塊

目標通道中間通道 Layer 2

Layer 1 Interlayer

圖 3_ 3 導熱轉接點分類圖

(33)

從熱傳導係數來比較四種區塊，導熱轉接點區塊>空白區塊>電路區塊>夾層區塊，所以在三維晶片架構中我們會利用導熱轉接點的高傳導性來建立一條導熱路徑，將晶片內部的熱向下傳遞並由散熱槽將熱導出，改善晶片內部溫度過高的狀況。以圖 3_2 為例，在第三層的導熱轉接點區塊對週遭的電路區塊都會有吸熱的反應，並將所吸收的熱能往第二層版面傳遞，再透過第二層到第一層的導熱轉接點可將熱在往下傳遞並由散熱槽導熱性較佳將熱帶出晶片內部。

3.3 熱傳導關係

三維晶片架構中的四種區塊可建立區塊間熱傳導關係如下表二，表中的通道 區塊分為三類，代表符號為 : -P、0、+P

-P，吸熱，為來源通道區塊 0 ，中間通道區塊

+P，放熱，為目標通道區塊

其中導熱轉接點的中心位置打穿絕緣層，所以只會跟夾層區塊有熱傳導關係。

Thermal Via block

Circuit block

Whitespace block

-p 0 +p

Interlayer block

Circuit block

ν ν ν x ν ν

Whitespace block

ν ν ν x ν ν

-p

ν ν x

0

x x ν

Thermal Via

block +p

ν ν

x

Interlayer

block

ν ν x ν x ν

表 3_ 1 區塊層級的熱傳導關係

(34)

根據第二章提到的熱力學理論，相似於格狀熱模型(Thermal Mesh)，我們探討區塊層級的熱模型在穩定狀態下的每個區塊熱傳導關係，可寫成

( , , , ) 0

xj i yj i zj i

i i

j xj xj j yj yj j zj zj

T T T T T T

V p x y z t

x k A y k A z k A

  

      

  

或是

, , ,

(

T

_xj

T g

_i) _{i xj} (

T

_yj

T g

_i) _{i yj} (

T

_zj

T g

_i) _{i zj}

V p x y z t

_i _i( , , , ) 0

         

任一區塊的耗電密度大小加上在 X 方向、Y 方向或 Z 方向相鄰區塊熱傳導關係總和為零。

其中，

( , )

xi yi zi

A A A

，任兩區塊在 X(Y,Z)方向區塊接觸面積

( , )

j j j

x y z

  

，任兩區塊在 X(Y,Z)方向區塊中心距離

( , )

xi yi zi

k k k

，任兩區塊在 X(Y,Z)方向區塊熱傳導係數

, /

i xj xj xj j

g  k A  x

，

g

_{i yj}_,

 k A

_yj _yj/

 y

_j，

g

_{i zj}_,

 k A

_zj _zj/

 z

_j

根據上面的方程式，我們可以轉換成矩陣方程式來表示三維區塊的熱傳導關係

G T   P

G，為熱傳導關係矩陣 T，為溫度向量

P，為電量向量

計算溫度前先將矩陣方程式轉換

R  G

^1，計算熱傳導關係反矩陣時間複雜度為 O(n³)

T   R P

，矩陣相成時間複雜度為 O(n²)

n，為三維版面規劃區塊數目

在這對區塊層級與格狀的熱模型的時間比較，時間複雜度同為 O(n³)，但 n 分別代表的為區塊數跟帄均切割後的方塊數，所以在運算時間上我們提出的區塊層級

(35)

熱模型相對於格狀熱模型來的更有效率，尤其在三維晶片的計算上因層數較多，

更能看出運算時間上的差別。

3.4 熱傳導矩陣的建立

圖 3_ 4 二維版面規劃

以圖 3_4 二維版面規劃為例，其熱傳導矩陣為 : 室溫假設為 25℃

電路區塊的熱傳導係數 150(W/m℃) 空白區塊的熱傳導係數 600(W/m℃) 相鄰關係推導:

1 2 1, 2 1 3 1, 3 1 1 1, 1 1 1, 1 1,

1 1, 1 1, 1

( ) ( ) ( ) ( 25) ( 25)

( 25) ( 25)

B L

B B B B B B B B B w B w B B S B B S

B B top B B bottom B

T T g T T g T T g T g T g

T g T g P

        

    

2 1 2, 1 2 4 2, 4 2 1 2, 1 2 2, 2 2,

2 2, 2 2, 2

( ) ( ) ( ) ( 25) ( 25)

( 25) ( 25)

L T

B B B B B B B B B w B w B B S B B S

B B top B B bottom B

T T g T T g T T g T g T g

T g T g P

        

    

3 1 3, 1 3 4 3, 4 3 1 3, 1 3 3, 3 3,

3 3, 3 3, 3

( ) ( ) ( ) ( 25) ( 25)

( 25) ( 25)

R B

B B B B B B B B B w B w B B S B B S

B B top B B bottom B

T g T g P

        

    

4 2 4, 2 4 3 4, 3 4 1 4, 1 4 4, 4 4,

4 4, 4 4, 4

( ) ( ) ( ) ( 25) ( 25)

( 25) ( 25)

R T

B B B B B B B B B w B w B B S B B S

B B top B B bottom B

T g T g P

        

    

1 1 1, 1 1 2 1, 2 1 3 1, 3 1 4 1, 4 1 1,

1 1, 1

( ) ( ) ( ) ( ) ( 25)

( 25)

w B w B w B w B w B w B w B w B w w top

w w bottom w

T T g T T g T T g T T g T g

T g P

        

  

所以區塊熱傳導矩陣可寫為

B1 B2

B3 W1

B4

8 5

5 5

5

8

2

8

(36)

B1 B2 B3 B4 W1 B1 0.341105 -0.05621 -0.07184 0 -0.1908 B2 -0.05621 0.341105 0 -0.07184 -0.1908 B3 -0.07184 0 0.332607 -0.02249 -0.21828 B4 0 -0.07184 -0.02249 0.391383 -0.25456 W1 -0.1908 -0.1908 -0.21828 -0.25456 0.85444

計算出區塊間的熱傳導關係後，可利用高斯消去法計算出各區塊溫度。

(37)

第四章以降溫為目的之空白區塊重新分配和導熱轉接點的插入

4.1 空白區塊的重新分配

當一個版面規劃擺置完成後，確定了版面規劃的寬跟高，在這個區域下除了電路區塊的放置，其餘的空間就是空白空間，我們可以藉由區塊的移動可將空白空間重新分配，對於每個區塊在水帄或垂直方向可利用的空白空間我們可以由每個區塊的水帄或垂直方向的可移動距離(Slack)來表示。在討論如何重新分配空白區塊來改善版面規劃溫度前，必頇先對已擺置好的三維版面規劃建立每層區塊與區塊間的相鄰關係，並計算版面規劃最後的面積大小和各區塊的水帄或垂直方向的可移動距離。

4.1.1 版面規劃的相鄰關係

圖 4_ 1 二維緊密版面規劃加入四個虛擬區塊

1 2

3 4 5 6

7 8 11

9 10

L

B T

R

(38)

在一個緊密排列的版面規劃中，所有區塊 B_i 跟週遭的區塊都會有相鄰關係 (Adjacent relation)。在同一帄面上區塊間的相鄰關係是說明區塊 Bi與區塊 Bj互相緊密靠在一起的關係，所以可對 X 方向與 Y 方向分為水帄與垂直相鄰關係，

且可分為兩種情況，如圖 4_1，第一種情況是兩區塊有直接的相鄰，如區塊 7 和區塊 4 有水帄相鄰關係，垂直相鄰關係的為區塊 8 和區塊 11。另一種情況是區塊 Bi與區塊 Bj沒有直接相鄰，但區塊 Bi在不影響其他區塊情況下藉由水帄或垂直方向的移動，在移動後可以與 B_j直接相鄰，這種也算一種相鄰關係，如區塊 2 水帄移動後與區塊 5 相鄰、區塊 6 水帄移動後對區塊 10 有水帄相鄰關係，區塊 11 垂直移動後與區塊 10 有垂直相鄰關係。

建立區塊與區塊的相鄰關係後，再將相鄰關係建立相鄰關係圖，以便了解各個區塊的長、寬及版面規劃面積大小。在區塊相鄰關係圖中，主要包含三種元素，

頂點(Vertices): 代表每個區塊和虛擬區塊 邊(Edges): 代表區塊間有相鄰關係 權重(Weights): 代表區塊的長或寬

為了方便我們建立相鄰關係圖，我們加入四個虛擬區塊 L、R、T、B，如圖 4_1，

L 為版面規劃的左邊界，R 為版面規劃的右邊界，T 為版面規劃的上邊界，B 為版面規劃的下邊界。

L

1 2 3

4 5

6

7 8 10

9

11 ⁴ L

0

0 0

16 16

14

18

8

10 10

12

15 10

14

(a) 水帄相鄰關係圖

(39)

圖 4_ 2 二維相鄰關係圖

圖 4_2 為圖 4_1 的版面規劃分別畫出水帄相鄰關係圖和垂直相鄰關係圖，邊上的數字代表區塊的長或寬。

4.1.2 臨界路徑與版面規劃結果

建立好二維版面規劃關係圖後，可以從水帄或垂直關係圖中分別找出最長距離，稱之為臨界路徑。在版面規劃中我們可以分別由左到右及由上到下由區塊排列而成的最長距離，分別代表版面規劃的寬跟高，而在水帄或垂直臨界路徑上的區塊稱為臨界區塊，這些臨界區塊代表著它在水帄或是垂直方向可移動距離為零，在不影響版面規劃面積下是不可能移動。

(40)

L

1 2 3

4 5

6

7 8 10

9

11 ⁴

R

0

16

14

18

8

10 10

12

15 10

14

0

16

18

26

28

38 43

(a) 水帄臨界路徑關係圖

B

1

4

7 2

5

8 11

9

6 10

3

T

0 0 0

8

9

6 6 9

10

7

8 6

6 6

10

0 0

0

0 8

9

6

6 17

19

13

19 27

(b) 垂直臨界路徑關係圖

圖 4_ 3 二維臨界路徑關係圖

相鄰關係圖建立後，搜尋每一條由左到右(由下而上)的路徑，並將水帄(垂直) 相鄰關係圖上的權重累加，並設置給邊所指向的節點，當一個節點有多個值時要設置給他最大的值，全部計算後可得知水帄和垂直最長路徑，和最後版面規劃面積。如圖 4_3(a)，紅色數字代表權重累加的結果，綠色路徑 1→4→7 為水帄臨界路徑，所以 43 為版面規劃的寬度，區塊 1 區塊 4 區塊 7 為水帄臨界區塊，其水

(41)

帄移動距離皆為零。圖 4_3(b)，綠色路徑 1→2→3 為垂直臨界路徑，版面規劃的高度為 27，區塊 1 區塊 2 區塊 3 垂直移動距離為零。

4.1.3 區塊的可移動距離

在臨界路徑外的區塊，可以分別計算其水帄移動距離(X-Shifting Slack)或垂直移動距離(Y-Shifting Slack)，代表當區塊向右或向上推移並推動其他區塊，在不改變原本版面區塊面積下，最大的可推移距離，這可以當成在版面重新規劃時的重要參考。版面規劃關係臨界路徑計算出後，要使用倒回式的計算(backtracking) 由右向左(由上而下)計算出每一個區塊在不影響版面規劃面積條件下，可向右(上) 移動的最大距離。

L

1 2 3

4 5

6

7 8 10

9

11 ⁴ R

0

0 0

16 16

14

18

8

10 10

12

15 10

14

0/0

0/1

0/3

0/0

16/21

16/17

18/18

26/29

26/27

28/29

28/28

38/39 43/43

(a) 區塊水帄可移動距離

(42)

B

1

4

7 2

5

8 11

9

6 10

3

T

0 0 0

8

9

6 6 9

10

7

8 6

6 6 10

0/0 0/0

0/2

0/2 8/8

9/11

6/8

6/13 17/17

19/21

13/15

19/21 27/27

(b) 區塊垂直可移動距離

圖 4_ 4 二維區塊可移動距離

如圖 4_4(a)，各個區塊水帄可移動距離可由虛擬區塊 R 開始計算，R 上累加的值為版面區塊的寬，利用版面區塊的寬向左累減，計算出來的值設定給邊的起始點，計算結果與之前計算最長路徑的累加權重值相減，即為某區塊的水帄移動距離，如區塊 6 的移動距離為 5(21-16)，當節點有多個值可設置時選取最小值才會是正確的。同樣的，我們可以由虛擬區塊 T 開始向下累減，計算出各個區塊的垂直可移動距離，如圖 4_4(b)。

4.1.4 空白區塊的位置對版面規劃溫度的影響

在區塊層級的空白區塊我們視為電源需求為零的區塊，本身不會產生熱能，

我們將利用這個區塊特性和區塊與區塊間熱傳導關係，討論空白區塊的分配位置對版面規劃溫度的影響。

(43)

圖 4_ 5 空白區塊尚未重新分配

圖 4_5 是一個原始的二維版面規劃，可以看出除了綠色橢圓圈出來的空白區塊分布在緊密版面區塊間，其餘的空白空間都分布在版面的右上方。在版面規劃右方和上方的空白區塊對相鄰區塊 3、5、6、7、9、10 還有區塊 11 都有吸熱作用，而使這些相鄰的電路區塊在熱帄衡後溫度都會有所下降，這些相鄰的電路區塊受空白區塊影響較明顯，且這些空白區塊和其相鄰區塊溫度會比較接近均勻狀態，但和這些空白區塊較遠沒有相鄰的電路區塊，受空白區塊溫度變化影響有限。

在綠色橢圓指出的空白區塊 A、B 雖然本身不產生熱的關係而可使得週遭的電路區塊所產生的熱會借由熱傳導的方式將部分熱量傳遞到空白區塊，但空白區塊 A、B 被其他的電路區塊封閉在版面規劃中間，使吸收來的熱無法借由其他通道傳遞到其他的空白區塊上而無法改善晶片溫度，這樣的空白區塊對我們晶片降溫並沒有太大的用處，所以在空白重新分配的時候要避免這種情況發生。

1 2 3

4 5 6

7 8 9 11

10 A B

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圖 4_ 6 空白區塊分配後

圖 4_6 為空白區塊重新配置後的結果，讓原本封閉的空白區塊 A、B 借由對其他電路區塊的搬移打通一條散熱路徑，將熱分散到外面的空白區塊，這樣才能有效利用空白區塊的特性，達到降溫的效果。

4.1.5 空白區塊的分配

三維版面規劃是由多個二維版面規劃堆疊而成，所以我們將分別對各層版面規劃利用空白區塊的重新分配達到降溫的效果，對於電路區塊的降溫方式我們採用稀釋和擴散作用的觀念。以墨汁為例，我們將墨汁滴於水中，墨汁濃度較水高，

根據物理現象，濃度高的流體會向濃度低的流體擴散，所以墨汁會向四周擴散。

當墨汁滴入水中時，墨汁的濃度同時也會被水稀釋掉，當水量較多時，墨汁濃度越低，但水量到達一定程度後，對墨汁所能被稀釋的程度將不明顯。

我們利用同樣的觀念來思考電路區塊和空白區塊間的關係，每個電路區塊各自擁有的耗電密度對應於墨汁的濃度，空白區塊就像稀釋墨汁濃度的水，我們將針對最高溫區塊進行降溫動作，將版面規劃外層的空白區塊重新分配到最高溫電

1 2 3

4 5 6

7 8 9 11

10

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路區塊旁，將電路區塊和空白區塊視為一個較大的虛擬的區塊，如圖 4_7，借由虛擬區塊較大的面積，將原本電路區塊的耗電量密度稀釋降低到一個較低的耗電量密度，當電路區塊耗電量減少，所產生的熱量自然減少，溫度也隨之下降。

P = 5 P = 5

P = 3

△h_i

△w_i

P = 5 P = 5

P = 3

△h_i

△w_i

圖 4_ 7 耗電密度稀釋

這樣針對最熱區塊做空白空間的重新分配來達到降溫的動作，但每次重新分配空白空間會影響到其他區塊的位置和溫度，有可能再做區塊推移時在其他地方產生最高溫更高的情況，若遇到重新分配後版面規劃溫度並未改善時，將回歸到原始的版面規劃，並對次高溫之區塊進行空白空間重新分配。

介紹如何由虛擬區塊的產生來降低最高溫區塊的耗電密度後，我們要討論需要分配多少空白空間給要最高溫區塊，考慮到其他的區塊也需要空白空間的分配來降低區塊溫度，需注意空白空間的使用。

利用本篇論文提出的區塊層級熱模型，能在有效時間內計算出各區塊溫度分布和最高溫區塊，為了避免空白區塊的過度使用，造成之後的高溫區塊沒有足夠的空白區塊可以分配來降溫，我們使用反覆法(Iterative approach)對溫度最高的區塊分配空白空間。在這我們先對定義一些符號，Bi為溫度最高之區塊，wi代表區塊的寬，h_i代表區塊的高，S_xi為區塊水帄方向可移動距離，S_yi為區塊垂直方向可移動距離，pi為區塊的耗電密度。

中華大學 碩士論文