第三章 一個多頻帶突發式時脈資料回復電路
3.4 並行同步輸出解多工電路
因為輸入序列資料和時脈相位校正之後，接收到的是並行的資料 且是依序解工多出來的，所以我們利用七級環型振盪器本身就有的 14 個相位，取三組時脈訊號來把輸入序列資料轉成並列輸出，如圖 25 所示為並行同步輸出解多工電路，首先利用兩個相差一百八十度的相 位進行依序解工多出來的資料的錯排，再由領先上述一百八十度的相 位訊號去做最後同步的動作，電路圖由圖 25 所示，如圖 26 所示為 同步輸出並行解多工資料電路時序圖，顯示為輸入序列的資料，依序 解工多出來的資料，把依序解工多出來的資料做一百八十度錯排，再 利用時脈相位做最後同步的動作以完成並行同步輸出的功能。
圖 25 並行同步輸出解多工電路
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圖 26 同步輸出並行解多工資料電路時序圖 3.5 頻率檢知器之原理和設計
頻率偵測器架構如圖 27 所示，架構主要包含一個五位元計數器 (Counter)、鎖定偵測器(Locking Detector)和上、下數控制訊號產生器 (UP/DN Generator)，頻率偵測器的功能是比較從多模數除頻器回授的 訊號和參考時脈訊號 fREF的頻率。
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圖 27 頻率檢知器電路架構圖
首先將參考時脈訊號(fREF)經過一個除頻器除以 2Kc，然後利用多 模數除頻器回授的訊號(fVCODiv)對除 2KC週期的參考時脈訊號負緣進 行計數，如圖 28 所示，如果經過除頻的參考時脈訊號頻率和多模數 除頻器回授的訊號頻率相差很接近時，計數器所累積的數位碼應該為 KC ± 1，計數器所累積的值會被儲存於下一級暫存器，在參考訊號除 2KC的時脈訊號正緣會把計數器的值歸零為了下一次比較。
鎖定偵測器(Locking Detector)，以除 2KC=32 而言，鎖定偵測器的 功能為判斷五位元計數器最後輸出的值是否為 16，也就是所謂的是 否為 KC 週期，架構如圖 29 所示，如果鎖定偵測器判斷為鎖定時則 Lock 輸出為高電位，會使下一級十六位元上、下數計數器停止計數，
反之則會啟動下一級十六位元上、下數計數器進行上數或下數。
圖 28 計數模式
上、下數控制訊號產生器(UP/DN Generator)是對計數器所累積的 值的最高位元進行判斷，當計數器所累積值的最高位元為零時則進行 上數，反之則下數，鎖定偵測器和上、下數訊號產生器都在除 2KC週 期的參考時脈訊號負緣動作，此電路利用一條訊號的兩種位準去表示 下一級十六位元計數器該上數或下數，架構如圖 30 所示。
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圖 29 鎖定偵測器
圖 30 上、下數控制訊號產生器 3.6 十六位元上、下數計數器
此計數器的功能為接收上一級頻率檢知器所判斷出來的訊號，頻 率偵測器輸出兩種控制訊號 Lock 和 UP/DN，如果 Lock 訊號判斷為鎖 定時不管 UP/DN 訊號為多少，十六位元上、下數計數器為儲存上一
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個狀態的值不進行任何計數的動作；反之如果 Lock 訊號判斷為不鎖 定，則依 UP/DN 控制訊號進行上數或下數，電路架構如圖 31 所示，
此計數器的數位碼更新率為參考時脈訊號除以 2KC去更新頻率檢知器 的比較結果。
圖 31 十六位元上、下數計數器
45 位類比轉換器如果全部電流源為二位元加權(Binary Weighted)的話主 要會遇到兩個主要的問題：第一點為在中間碼切換時(01111-11111 ->
10000-00000)會造成很大的電流跳動，再則從 01111-11111 碼切換到 10000-00000 碼，短暫的瞬間有可能十個開關會同時開啟，第二點因 ( Monotonic Increasing)，但此電路還要有十位元的二位元加權碼到溫 度計編碼的解碼器，因為這麼高位元的解碼器會使邏輯複雜度增加許 多，所以溫度計編碼式數位類比轉換器所考量的是面積的因素。
綜合以上面積、特性上的考量，最常用的方式為把十位元切分為 溫度計編碼部分和二位元加權碼部分，我所實現的十位元電流式數位
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類比轉換器把高位元的八位元切成溫度計編碼方式；剩餘兩位元則用 二位元加權的編碼方式，所以會需要一個八位元的二位元加權碼到溫 度計編碼的解碼器，我所採用的方式為兩個四位元二位元加權碼到溫 度計編碼的解碼器(Row & Column Decoder)把溫度計編碼的部分切成 16×16 = 256 個單位電流，再藉由(Local Decoder)逐一開啟或關閉這些 單位電流，電路架構如圖 32 所示。
圖 32 電流式數位類比轉換器
首先電流式數位類比轉換器實際製程因為梯度效應會造成每顆 單位電流源不匹配，所以初步利中央抽頭(Common-Centroid)佈局的 方式去分成四個象限，先利用 Global Bias 複製參考電流給 Local Bias，
再利用 Local Bias 把參考電流複製到每個象限，象限兩兩彼此沒有直 接關係，如圖 33 所示。
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圖 33 佈局示意圖
雖然初步把整個 16×16 = 256 個電流陣列分成四個象限，能有效 增加 INL 和 DNL 的特性，但每個象限內因製程造成梯度的問題還是存 在，所以再把每個象限內行跟列再做錯排，增加 INL 特性，最後在主 動單位電流源外圍加兩層 Dummy Cell 為了讓邊緣主動的單位電流源 看到的環境是一樣，避免 Boundary Effect 對電路特性造成影響，如圖 34 所示。
圖 34 象限錯排 & Dummy Cell
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3.8 和差調變器
此電路目的為藉由和差調變器的快速切換，長時間觀察產生小於 一個最小有效位元數的平均改變量，得到等效上小數的作用來增加解 析度，架構上採用 MASH-II 的架構去實現，此架構完全可以用數位的 方式去實現，電路為兩個累加器的串接，信號流程圖為圖 35 所示，
轉換函數為：
Y[z] = X[z] + (1-z-1)2〃E[z]
把信號流程圖對應到實體電路，如圖 36 所示，可看成兩個累加 器串接，最後誤差量 SDMOut1~3 利用切換電流開關進行相加減的動 作，再和電流式數位類比轉換器的電流進行加總進而改變閘式壓控振 盪器的振盪頻率。
圖 35 二階 MASH 信號方塊圖
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圖 36 二階 MASH 電路圖
3.9 多模數除頻器
為了使突發式時脈與資料回復電路操作在不同頻段，一個多模數 除頻器是必需的，傳統的多模數除頻器主要是由雙模前置除頻器和可 程式化的計數器所構成，如圖 37 所示 [30]，這種架構的設計在 [30][31]-[35]已有廣泛的被探討，如圖 37 這種架構存在這一些非理想 的特性，其一是缺少模組化，除了雙模前置除頻器之外還需要兩個額 外的計數器去產生一個給定的除數比例，兩個可程式化的計數器接在 雙模前置除頻器之後除了加重前級負載外，意指的是功率也消耗較大，
晶片佈局上因為缺乏模組化概念也比較複雜。
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圖 37 雙模前置除頻器式多模數除頻器
所以接下來要介紹高可重複使用性、高彈性和符合模組化以縮短 佈局時間的多模數除頻器架構，如圖 38 所示 [29]，由圖可以得知此 架構是由除二除三單元串接而成，這個架構省去了舊有架構的較長時 間的延遲迴路，它的回授路徑只有介於前後除二除三單元而已，且非 常符合模組化的概念，構成單元都一致，也加快了佈局的時間。
操作原理如下，只要在除頻周期內最後一個除二除三單元產生 modn-1的訊號，這個訊號往前面的除二除三單元傳遞，這個訊號做再 同步每一個除二除三單元，只要 mod 位於高準位表示除二除三單元 進行除三動作，此時可控制的輸入 p 被設定為高準位，所以把除二除 三單元串接產生的輸出週期為：
Tout = 2n ∙ Tin + 2n−1 ∙ Tin ∙ pn−1+ ⋯ + 2 ∙ Tin ∙ p1 + Tin ∙ p0 = (2n+ 2n−1∙ pn−1+ ⋯ + 2 ∙ p1+ p0) ∙ Tin
Tin為輸入訊號 Fin的周期，p0⋯ pn−1是二進位可程式化的數值，
所以由上式可以觀察出除數範圍為：2𝑛⋯ 2𝑛+1− 1可以被實現。
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圖 38 多模數除頻器基本架構
由上述討論我們得知此除數範圍是受限的，我們對這基本的架構 稍作修改，不過不失其模組化的概念，使最小除數範圍可以獨立控制，
為了滿足我們除數設的需求 2~63，且六位元控制的多模數除頻器如 圖 39 所示，基本上也是由除二除三單元串接而成除了額外增加或閘 去使最小除數範圍可以獨立控制，我所使用的架構如圖 39 所示，利 用五級除二除三單元去實現一個除數範圍為：2 ⋯ 26 − 1的多模數除 頻器。
圖 39 寬除數範圍多模數除頻器
3.10 電路設計與模擬結果
3.10.1 數位控制振盪器
在這章節將會簡介一下數位閘式壓控振盪器的設計與實現，數位 閘式壓控振盪器簡易區塊圖如圖 40 所示，閘式壓控振盪器接收到 16 位元的數位控制碼，高有效位元的八位元切分成溫度計編碼去粗調閘 式壓控振盪器，六位元經過長時間觀察產生小於一個最小有效位元數 的平均改變量去增加數位控制振盪器的解析度。
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圖 40 數位閘式壓控振盪器簡易區塊圖
接下來我們從有限數位控制碼的量化效果對振盪器輸器相位雜 訊的影響，如圖 41(a)所示為數位控制振盪器量化雜訊模型，有限的 數位碼 d 量化成不同位準，因為有限的的控制數位碼造成有限的頻率 解析度∆fres，事實上所得到的頻率跟理想值的誤差為± ∆fres⁄ ，這個2 頻率的誤差透過2 ∙ π s⁄ 的積分轉換成相位資訊，2 ∙ π的倍數是把單位 從赫茲轉換成角頻率(rad/s)。
(a)
(b)
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圖 43 十四相位輸出暫態圖
由模擬結果可以得知粗調最小位元可改變頻率量為 1.35MHz，選 取和差調變器的輸入為六個位元，∆fres為 22kHz，由可知數位控制振 盪器的本身雜訊和量化雜訊的關係圖如圖 44 所示，dithering 效應的 相位雜訊如圖 45 所示，可以觀察出 fdth頻率越快相對的相位雜訊的 表現就越好。
圖 44 量化雜訊的相位雜訊
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圖 45 Dithering 效應的相位雜訊
整個過程包含了兩個對雜訊貢獻的成分，有限數位碼造成的量化 誤差和 Dithering 效應造成的影響，最後把兩個效應加總起來，如圖 46 所示，最後結果有達到預設的目標，為使數位控制振盪器量化雜訊影
整個過程包含了兩個對雜訊貢獻的成分，有限數位碼造成的量化 誤差和 Dithering 效應造成的影響，最後把兩個效應加總起來，如圖 46 所示，最後結果有達到預設的目標，為使數位控制振盪器量化雜訊影