第三章 一個多頻帶突發式時脈資料回復電路
3.10 電路設計與模擬結果
3.10.1 數位控制振盪器
在這章節將會簡介一下數位閘式壓控振盪器的設計與實現，數位 閘式壓控振盪器簡易區塊圖如圖 40 所示，閘式壓控振盪器接收到 16 位元的數位控制碼，高有效位元的八位元切分成溫度計編碼去粗調閘 式壓控振盪器，六位元經過長時間觀察產生小於一個最小有效位元數 的平均改變量去增加數位控制振盪器的解析度。
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圖 40 數位閘式壓控振盪器簡易區塊圖
接下來我們從有限數位控制碼的量化效果對振盪器輸器相位雜 訊的影響，如圖 41(a)所示為數位控制振盪器量化雜訊模型，有限的 數位碼 d 量化成不同位準，因為有限的的控制數位碼造成有限的頻率 解析度∆fres，事實上所得到的頻率跟理想值的誤差為± ∆fres⁄ ，這個2 頻率的誤差透過2 ∙ π s⁄ 的積分轉換成相位資訊，2 ∙ π的倍數是把單位 從赫茲轉換成角頻率(rad/s)。
(a)
(b)
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圖 43 十四相位輸出暫態圖
由模擬結果可以得知粗調最小位元可改變頻率量為 1.35MHz，選 取和差調變器的輸入為六個位元，∆fres為 22kHz，由可知數位控制振 盪器的本身雜訊和量化雜訊的關係圖如圖 44 所示，dithering 效應的 相位雜訊如圖 45 所示，可以觀察出 fdth頻率越快相對的相位雜訊的 表現就越好。
圖 44 量化雜訊的相位雜訊
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圖 45 Dithering 效應的相位雜訊
整個過程包含了兩個對雜訊貢獻的成分，有限數位碼造成的量化 誤差和 Dithering 效應造成的影響，最後把兩個效應加總起來，如圖 46 所示，最後結果有達到預設的目標，為使數位控制振盪器量化雜訊影 響小於振盪器本身的雜訊。
由模擬結果在不同的 corner 下的數位控制振盪器，頻率對數位 碼的轉移曲線如圖 47 所示。
圖 46 量化誤差&Dithering 效應對相位雜訊的影響
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0 10000 20000 30000 40000 50000 60000 70000 0
200 400 600 800 1000 1200
Frequency(MHz)
Digital Code
Frequency(MHz) Frequency(MHz) Frequency(MHz)
圖 47 頻率對數位碼的轉移曲線 3.10.2 數位校正鎖頻迴路
首先數位校正鎖頻迴路的示意圖如圖 48 所示，輸入的參考時脈 訊號 fREF為 22.22MHz，先把閘式壓控振盪器設定到我們想要的頻率。
模擬結果如圖 49 所示。
圖 48 數位校正鎖頻迴路示意圖
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圖 49 數位校正鎖頻迴路模擬結果
圖 50 頻率誤差對時間關係圖
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3.10.3 閘式壓控振盪器突發式時脈與資料回復電路
模擬為閘式壓控振盪器突發式時脈與資料回復電路的快速資料 回復模式下的暫態模擬，當沒有資料送進來時閘式壓控振盪器會被頻 率校正迴路鎖在目標的頻率上，當輸入序列資料接收進來時，因為輸 入資料速率和時脈頻率是操作 1/7 速率，由所提出架構先萃取出輸入 序列資料轉態的時間點，再產生閘式脈衝序列做到相位快速重置的效 果而且在閘式振盪器振盪頻率跟輸入序列資料頻率相差七倍下卻不 會影響振盪器振盪的波形，重置後相位就鎖在序列資料的最佳取樣點 上如圖 51 所示。
圖 51 突發式系統快速相位的校正模擬圖
從文章第一章開始，說明到突發式時脈與資料回復電路的規格首 重鎖定時間，因為要接收突發式的序列資料，如所示為模擬序列輸入 的資料經過此電路輸出並行的平行資料，因為將解多工的資料經過錯
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排和從新取樣，但鎖定時間還是小於十個位元時間。
圖 52 鎖定時間模擬圖
接下來模擬驗證以輸入序列資料為 PRBS：27-1 在不同頻段上抖 動量的表現，如圖 53 所示，不同頻段的抖動量表現如表格 9 所示，
圖 54 所示的是此電路操作在不同頻段的功率消耗圖。
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圖 53 序列資料為 7Gbps 的抖動量表現
Data rate Clock freq.
622Mbps
0.08UI 0.08UI 0.09UI 0.12UI 0.15UI Recovered
clock(pk-pk) 0.05UI 0.06UI 0.06UI 0.09UI 0.1UI 表格 9 不同頻段的抖動量表現
圖 54 不同頻段的功率消耗圖
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圖 56 頻率容忍度的偏移量@5Gbps
圖 57 頻率容忍度的偏移量@3.5Gbps
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圖 58 頻率容忍度的偏移量@622Mbps
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第四章 佈局與量測結果
4.1 晶片佈局(Chip Layout)
如圖 59 所示為晶片照相圖，此晶片採用 TSMC 90nm CMOS 製 程實現，包括 Bounding Pads 和 I/O 的面積約為 1.32mm2，整個佈局 上半部為數位頻率校正模式電路，下半部為閘式壓控振盪器。
圖 59 晶片照相圖
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4.2 量測環境(Measurement Setup)
為了去量測多頻帶突發式時脈資料回復電路，兩個四層印刷電路 板被使用，如圖 60 所示，雖然把晶片經過封裝可以獲得保護避免應 力和灰塵靜電的破壞，但封裝會降低晶片的特性特別是在射頻的應用。
因此晶片直接經過 Bond Wire 和 AC 印刷電路板做連接，如圖 60 (a) 所示，然而 DC 印刷電路板，如圖 60 (b)所示，經過排針與 AC 印刷電 路板相連提供直流的供應和偏壓，分成兩個電路板的好處是方便去更 換測詴的晶片而使 DC印刷電路板上的被動元件和穩壓 IC可以重復使 用。
(a) (b)
圖 60 (a)AC 印刷電路板(b)DC 印刷電路板
本晶片量測環境的設置如圖 60 所示，此晶片為 On PCB 的方式 測量，並採用裸晶直接 Bond Wire 連接到 PCB 的方式，以減少封裝的 負載效應。在 RF 輸出端部分，均有加上緩衝放大器，並有考量輸出 負載效應以及 Bond Wire 的電感效應。
高頻輸出採用 3.5mm SMA 外接 cable 線至儀器，利用安捷倫訊號 產生器 E8257D 產生參考相位訊號供晶片操作使用，安立 MP1800A
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則是產生輸入序列資料，可分為不同長度的 PRBS 和使用者編輯的序 列資料，利用安捷倫 MSO7104A 和 86100C 去觀察暫態的輸出和抖動 的表現，並利用安立 MP1800A 模組去量測 BER。
圖 61 量測環境 4.3 量測結果(Measurement Results)
拿到晶片後，將 DC 板上的直流偏壓點設定好後，首先測量閘式 壓控振盪器的工作頻率範圍如圖 62 所示，為數位碼對頻率的關係圖，
可看出頻率範圍為 50MHz-780MHz。
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圖 62 數位碼對頻率的關係圖
如圖 63、圖 64 所示為輸入序列資料為 700Mbps 速率下經過此 晶片解多工出來的平行資料眼圖，對 27-1 PRBS 而言方均根抖動量為 46ps、峰對峰值抖動量 133ps；對 231-1 PRBS 而言方均根抖動量為 106ps、
峰對峰值抖動量 311ps。如圖 65 所示為回復時脈頻率為 100MHz，方 均根抖動量為 12ps、峰對峰值抖動量 76ps。
圖 63 量測 100Mbps 解多工資料的眼圖 (27-1)
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圖 64 量測 100Mbps 解多工資料的眼圖 (231-1)
圖 65 量測回復時脈頻率 100MHz
如圖 66、圖 67 所示為輸入序列資料為 3500Mbps 速率下經過此 晶片解多工出來的平行資料眼圖，對 27-1 PRBS 而言方均根抖動量為 21ps、峰對峰值抖動量 59ps；對 231-1 PRBS 而言方均根抖動量為 26ps、
峰對峰值抖動量 88ps。如圖 68 所示為回復時脈頻率為 500MHz，方 均根抖動量為 6ps、峰對峰值抖動量 33ps。
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圖 66 量測 500Mbps 解多工資料的眼圖 (27-1)
圖 67 量測 500Mbps 解多工資料的眼圖 (231-1)
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圖 68 量測回復時脈頻率 500MHz
如圖 69、圖 70 所示為輸入序列資料為 4900Mbps 速率下經過此 晶片解多工出來的平行資料眼圖，對 27-1 PRBS 而言方均根抖動量為 19ps、峰對峰值抖動量 76ps；對 231-1 PRBS 而言方均根抖動量為 20ps、
峰對峰值抖動量 66ps。如圖 71 所示為回復時脈頻率為 700MHz，方 均根抖動量為 6ps、峰對峰值抖動量 33ps。
圖 69 量測 700Mbps 解多工資料的眼圖 (27-1)
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圖 70 量測 700Mbps 解多工資料的眼圖 (231-1)
圖 71 量測回復時脈頻率 700MHz
如圖 72、圖 73 所示為量測在兩個不同輸入的序列資料速率 2500Mbps、5000Mbps 下的鎖定時間，鎖定時間定義為序列資料輸入 到七筆資料平行解多工出來，鎖定時間小於 10 位元，實際上相位鎖 定為一個位元時間，因為要使解多工七筆資料並行出來，所以加上了 兩次資料錯排的時間。
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圖 72 量測鎖定時間當資料速率為 2500Mbps
圖 73 量測鎖定時間當資料速率為 5000Mbps
當輸入序列資料速率為 700Mbps 和 5446Mbps 時候，我們取四筆 解多工通道的訊號經過安捷倫 MSO7104A 示波器觀察之，如圖 74 所
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示：
圖 74 四個通道輸出波形
下圖為 Bit Error Rate 量測儀器的架設，利用安捷倫型號 E8257D 訊號產生器去產生我們的參考訊號和安立知 MP1800A 序列資料產生 器去產生不同長度的 PRBS 資料，利用 MP1800A 內建訊號品質分析儀 去量測的結果如圖 75 所示：
圖 75 Bit Error Rate 量測儀器的架設和結果
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最後整個系統效能摘要表如表格 10 所示。
This work
Data rate 700Mbps ~ 5500Mbps Process CMOS 90nm Power supply 1.2
Power 23mW@ 5500Mbps 3.3mW@ 700Mbps Die size(channel) 1.32 mm2(0.0126mm2) Jitter of the recovered clock &
data
6ps(RMS) & 33ps(PK-PK) 20ps(RMS) & 66ps(PK-PK) Locking time < 10 bits
BER < 10-12
表格 10 本晶片效能摘要表
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第五章 結論
本論文提出了一個數位輔助式閘式壓控震盪器的突發式時脈與 資料回復電路 (A Digitally Assisted Gated VCO Based Burst-Mode CDR)，
由頻率檢知器電路(Frequency Locked Detector)、十六位元上、下計數 器(U/D Counter)、寬範圍多模數除頻器(Modulus Divider)、電流式數位 類 比 轉 換 器 (Current Steering DAC) 、 和 差 調 變 器 (Delta-Sigma
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參考文獻
[1] Hitoyuki Tagami, et al., “A Burst-Mode Bit Synchronization IC with Large Tolerance for Pulse-Width Distortion for Gigabit Ethernet PON,” IEEE Journal of Solid-State Circuits, vol. 41, no. 11, pp.
2555–2565, Nov. 2006.
[2] Ethernet in the First Mile Task Force, IEEE 802.3ah, IEEE Standards Association.
[3] Jri Lee and Mingchung Liu, “A 20Gb/s Burst-Mode CDR Circuit Using Injection-Locking Technique,” IEEE ISSCC Digest of Technical Papers, pp. 46-47, Feb., 2007.
[4] Lan-Chou Cho, Chihun Lee and Shan-Iuan Liu, “A 33.6-to-33.8Gb/s Burst-Mode CDR in 90nm CMOS,” IEEE ISSCC Digest of Technical Papers, pp. 48-49, Feb., 2007.
[5] Jri Lee and Behzad Razavi, “A 40Gb/s Clock and Data Recovery Circuit in 0.18µ m CMOS Technology,” IEEE Journal of Solid-State Circuits, vol. 38 , no. 12 , pp. 2181-2188 , Dec. 2003.
[6] J. Savoj and Behzad Razavi, “A 10 Gb/s CMOS clock and data recovery circuit with a half-rate binary phase/frequency detector,”
IEEE Journal of Solid-State Circuits, vol. 38, no. 1, p. 13, Jan. 2003.
[7] R.-J. Yang, S.-P. Chen, and S.-I. Liu, “A 3.125 Gb/s clock and data recovery circuit for the 10 Gbase-LX4 Ethernet,” IEEE Journal of Solid-State Circuits, vol. 39, no. 8, p. 1356, Aug. 2004.
[8] A. Rezayee and K. Martin, “A 9-16 Gb/s clock and data recovery
80
circuit with three-state phase detector and dual-path loop architecture,”
in Proc. 29th Europe Solid-State Circuits Conf. (ESSCIRC), Sep.
2003, pp. 683–686.
[9] E. Nosaka, H. Sano, K. Ishii, M. Ida, K. Kurishima, S. Yamahata, T.
Shibata, H. Fukuyama, M. Yoneyama, T. Enoki, and M. Muraguchi,
“A 39-to-45 Gb/s multi-data-rate clock and data recovery circuit with a robust lock detector,” IEEE Journal of Solid-State Circuits, vol. 39, no. 8, pp. 1361–1365, Aug. 2004.
[10] S. Jonathan E. Rogers, and John R. Long, “A 10Gb/s CDR/DEMUX with LC Delay Line VCO in 0.18μm CMOS,” IEEE ISSCC Digest of Technical Papers, pp. 254-255, 2002.
[11] M. Meghelli et al., “SiGe BiCMOS 3.3-V Clock and Data Recovery Circuits for 10-Gb/s Serial Transmission System,” IEEE Journal of Solid-State Circuits, vol.35, No. 12, pp. 1992-1995, Dec. 2000.
[12] Y. M. Greshishchev et al., “SiGe Clock and Data Recovery IC with Linear-Type PLL for 10-Gb/s SONET Application,” IEEE Journal of Solid-State Circuits, vol.35, No. 9, pp. 1353-1359, September 2000.
[13] S. G. Georgiou, Y. Baeyens et al., “Clock and Data Recovery IC for 40-Gb/s Fiber-Optical Receiver,” IEEE Journal of Solid-State Circuits, vol.37, No. 9, pp. 1120-1125, September 2002.
[14] Behzad Razavi, “Design of Integrated Circuits for Optical Communications,” McGRAW-HILL, International Edition, 2003.
[15] P. Han, C. Lee, and W. Choi, “A novel 622Mbps burst mode CDR
81
circuit using two-loop switching,” Journal of Semiconductor Technology and Science, vol.3, no.4, pp.188-193, Dec. 2003.
[16] Chih-Kong Ken Yang, et al. , “A 0.5μm CMOS 4.0-Gbit/s serial link transceiver with data recovery using oversampling,” IEEE Journal of Solid-State Circuits, vol. 33, pp. 713-722, May. 1998.
[17] Che-Fu Liang, et al., “A 2.5Gbps Burst-Mode Clock and Data Recovery Circuit,” Proceedings of Technical Papers on IEEE Asian Solid-State Circuits, pp. 457-460, Nov. 2005.
[18] A. E. Dunlop, W. C. Fischer, M. Banu, and T. Gabara, AT&T Bell Laboratories, Murray Hill, NJ, “150/30 Mb/s CMOS Non-Oversampled Clock and Data Recovery Circuits with instantaneous Locking and Jitter Rejection,” IEEE ISSCC Digest of
[18] A. E. Dunlop, W. C. Fischer, M. Banu, and T. Gabara, AT&T Bell Laboratories, Murray Hill, NJ, “150/30 Mb/s CMOS Non-Oversampled Clock and Data Recovery Circuits with instantaneous Locking and Jitter Rejection,” IEEE ISSCC Digest of