第四章 佈局與量測結果
4.2 量測環境(Measurement Setup)
為了去量測多頻帶突發式時脈資料回復電路，兩個四層印刷電路 板被使用，如圖 60 所示，雖然把晶片經過封裝可以獲得保護避免應 力和灰塵靜電的破壞，但封裝會降低晶片的特性特別是在射頻的應用。
因此晶片直接經過 Bond Wire 和 AC 印刷電路板做連接，如圖 60 (a) 所示，然而 DC 印刷電路板，如圖 60 (b)所示，經過排針與 AC 印刷電 路板相連提供直流的供應和偏壓，分成兩個電路板的好處是方便去更 換測詴的晶片而使 DC印刷電路板上的被動元件和穩壓 IC可以重復使 用。
(a) (b)
圖 60 (a)AC 印刷電路板(b)DC 印刷電路板
本晶片量測環境的設置如圖 60 所示，此晶片為 On PCB 的方式 測量，並採用裸晶直接 Bond Wire 連接到 PCB 的方式，以減少封裝的 負載效應。在 RF 輸出端部分，均有加上緩衝放大器，並有考量輸出 負載效應以及 Bond Wire 的電感效應。
高頻輸出採用 3.5mm SMA 外接 cable 線至儀器，利用安捷倫訊號 產生器 E8257D 產生參考相位訊號供晶片操作使用，安立 MP1800A
69
則是產生輸入序列資料，可分為不同長度的 PRBS 和使用者編輯的序 列資料，利用安捷倫 MSO7104A 和 86100C 去觀察暫態的輸出和抖動 的表現，並利用安立 MP1800A 模組去量測 BER。
圖 61 量測環境 4.3 量測結果(Measurement Results)
拿到晶片後，將 DC 板上的直流偏壓點設定好後，首先測量閘式 壓控振盪器的工作頻率範圍如圖 62 所示，為數位碼對頻率的關係圖，
可看出頻率範圍為 50MHz-780MHz。
70
圖 62 數位碼對頻率的關係圖
如圖 63、圖 64 所示為輸入序列資料為 700Mbps 速率下經過此 晶片解多工出來的平行資料眼圖，對 27-1 PRBS 而言方均根抖動量為 46ps、峰對峰值抖動量 133ps；對 231-1 PRBS 而言方均根抖動量為 106ps、
峰對峰值抖動量 311ps。如圖 65 所示為回復時脈頻率為 100MHz，方 均根抖動量為 12ps、峰對峰值抖動量 76ps。
圖 63 量測 100Mbps 解多工資料的眼圖 (27-1)
71
圖 64 量測 100Mbps 解多工資料的眼圖 (231-1)
圖 65 量測回復時脈頻率 100MHz
如圖 66、圖 67 所示為輸入序列資料為 3500Mbps 速率下經過此 晶片解多工出來的平行資料眼圖，對 27-1 PRBS 而言方均根抖動量為 21ps、峰對峰值抖動量 59ps；對 231-1 PRBS 而言方均根抖動量為 26ps、
峰對峰值抖動量 88ps。如圖 68 所示為回復時脈頻率為 500MHz，方 均根抖動量為 6ps、峰對峰值抖動量 33ps。
72
圖 66 量測 500Mbps 解多工資料的眼圖 (27-1)
圖 67 量測 500Mbps 解多工資料的眼圖 (231-1)
73
圖 68 量測回復時脈頻率 500MHz
如圖 69、圖 70 所示為輸入序列資料為 4900Mbps 速率下經過此 晶片解多工出來的平行資料眼圖，對 27-1 PRBS 而言方均根抖動量為 19ps、峰對峰值抖動量 76ps；對 231-1 PRBS 而言方均根抖動量為 20ps、
峰對峰值抖動量 66ps。如圖 71 所示為回復時脈頻率為 700MHz，方 均根抖動量為 6ps、峰對峰值抖動量 33ps。
圖 69 量測 700Mbps 解多工資料的眼圖 (27-1)
74
圖 70 量測 700Mbps 解多工資料的眼圖 (231-1)
圖 71 量測回復時脈頻率 700MHz
如圖 72、圖 73 所示為量測在兩個不同輸入的序列資料速率 2500Mbps、5000Mbps 下的鎖定時間，鎖定時間定義為序列資料輸入 到七筆資料平行解多工出來，鎖定時間小於 10 位元，實際上相位鎖 定為一個位元時間，因為要使解多工七筆資料並行出來，所以加上了 兩次資料錯排的時間。
75
圖 72 量測鎖定時間當資料速率為 2500Mbps
圖 73 量測鎖定時間當資料速率為 5000Mbps
當輸入序列資料速率為 700Mbps 和 5446Mbps 時候，我們取四筆 解多工通道的訊號經過安捷倫 MSO7104A 示波器觀察之，如圖 74 所
76
示：
圖 74 四個通道輸出波形
下圖為 Bit Error Rate 量測儀器的架設，利用安捷倫型號 E8257D 訊號產生器去產生我們的參考訊號和安立知 MP1800A 序列資料產生 器去產生不同長度的 PRBS 資料，利用 MP1800A 內建訊號品質分析儀 去量測的結果如圖 75 所示：
圖 75 Bit Error Rate 量測儀器的架設和結果
77
最後整個系統效能摘要表如表格 10 所示。
This work
Data rate 700Mbps ~ 5500Mbps Process CMOS 90nm Power supply 1.2
Power 23mW@ 5500Mbps 3.3mW@ 700Mbps Die size(channel) 1.32 mm2(0.0126mm2) Jitter of the recovered clock &
data
6ps(RMS) & 33ps(PK-PK) 20ps(RMS) & 66ps(PK-PK) Locking time < 10 bits
BER < 10-12
表格 10 本晶片效能摘要表
78
第五章 結論
本論文提出了一個數位輔助式閘式壓控震盪器的突發式時脈與 資料回復電路 (A Digitally Assisted Gated VCO Based Burst-Mode CDR)，
由頻率檢知器電路(Frequency Locked Detector)、十六位元上、下計數 器(U/D Counter)、寬範圍多模數除頻器(Modulus Divider)、電流式數位 類 比 轉 換 器 (Current Steering DAC) 、 和 差 調 變 器 (Delta-Sigma
79
參考文獻
[1] Hitoyuki Tagami, et al., “A Burst-Mode Bit Synchronization IC with Large Tolerance for Pulse-Width Distortion for Gigabit Ethernet PON,” IEEE Journal of Solid-State Circuits, vol. 41, no. 11, pp.
2555–2565, Nov. 2006.
[2] Ethernet in the First Mile Task Force, IEEE 802.3ah, IEEE Standards Association.
[3] Jri Lee and Mingchung Liu, “A 20Gb/s Burst-Mode CDR Circuit Using Injection-Locking Technique,” IEEE ISSCC Digest of Technical Papers, pp. 46-47, Feb., 2007.
[4] Lan-Chou Cho, Chihun Lee and Shan-Iuan Liu, “A 33.6-to-33.8Gb/s Burst-Mode CDR in 90nm CMOS,” IEEE ISSCC Digest of Technical Papers, pp. 48-49, Feb., 2007.
[5] Jri Lee and Behzad Razavi, “A 40Gb/s Clock and Data Recovery Circuit in 0.18µ m CMOS Technology,” IEEE Journal of Solid-State Circuits, vol. 38 , no. 12 , pp. 2181-2188 , Dec. 2003.
[6] J. Savoj and Behzad Razavi, “A 10 Gb/s CMOS clock and data recovery circuit with a half-rate binary phase/frequency detector,”
IEEE Journal of Solid-State Circuits, vol. 38, no. 1, p. 13, Jan. 2003.
[7] R.-J. Yang, S.-P. Chen, and S.-I. Liu, “A 3.125 Gb/s clock and data recovery circuit for the 10 Gbase-LX4 Ethernet,” IEEE Journal of Solid-State Circuits, vol. 39, no. 8, p. 1356, Aug. 2004.
[8] A. Rezayee and K. Martin, “A 9-16 Gb/s clock and data recovery
80
circuit with three-state phase detector and dual-path loop architecture,”
in Proc. 29th Europe Solid-State Circuits Conf. (ESSCIRC), Sep.
2003, pp. 683–686.
[9] E. Nosaka, H. Sano, K. Ishii, M. Ida, K. Kurishima, S. Yamahata, T.
Shibata, H. Fukuyama, M. Yoneyama, T. Enoki, and M. Muraguchi,
“A 39-to-45 Gb/s multi-data-rate clock and data recovery circuit with a robust lock detector,” IEEE Journal of Solid-State Circuits, vol. 39, no. 8, pp. 1361–1365, Aug. 2004.
[10] S. Jonathan E. Rogers, and John R. Long, “A 10Gb/s CDR/DEMUX with LC Delay Line VCO in 0.18μm CMOS,” IEEE ISSCC Digest of Technical Papers, pp. 254-255, 2002.
[11] M. Meghelli et al., “SiGe BiCMOS 3.3-V Clock and Data Recovery Circuits for 10-Gb/s Serial Transmission System,” IEEE Journal of Solid-State Circuits, vol.35, No. 12, pp. 1992-1995, Dec. 2000.
[12] Y. M. Greshishchev et al., “SiGe Clock and Data Recovery IC with Linear-Type PLL for 10-Gb/s SONET Application,” IEEE Journal of Solid-State Circuits, vol.35, No. 9, pp. 1353-1359, September 2000.
[13] S. G. Georgiou, Y. Baeyens et al., “Clock and Data Recovery IC for 40-Gb/s Fiber-Optical Receiver,” IEEE Journal of Solid-State Circuits, vol.37, No. 9, pp. 1120-1125, September 2002.
[14] Behzad Razavi, “Design of Integrated Circuits for Optical Communications,” McGRAW-HILL, International Edition, 2003.
[15] P. Han, C. Lee, and W. Choi, “A novel 622Mbps burst mode CDR
81
circuit using two-loop switching,” Journal of Semiconductor Technology and Science, vol.3, no.4, pp.188-193, Dec. 2003.
[16] Chih-Kong Ken Yang, et al. , “A 0.5μm CMOS 4.0-Gbit/s serial link transceiver with data recovery using oversampling,” IEEE Journal of Solid-State Circuits, vol. 33, pp. 713-722, May. 1998.
[17] Che-Fu Liang, et al., “A 2.5Gbps Burst-Mode Clock and Data Recovery Circuit,” Proceedings of Technical Papers on IEEE Asian Solid-State Circuits, pp. 457-460, Nov. 2005.
[18] A. E. Dunlop, W. C. Fischer, M. Banu, and T. Gabara, AT&T Bell Laboratories, Murray Hill, NJ, “150/30 Mb/s CMOS Non-Oversampled Clock and Data Recovery Circuits with instantaneous Locking and Jitter Rejection,” IEEE ISSCC Digest of Technical Papers, pp. 44-45, Feb. 1995.
[19] “G.984.2 Gigabit-capable passive optical networks (GPON):
Physical media dependent (PMD) layer,” ITU-T, 2003.
[20] T. Lwata, T. Hirata, H. Sugimoto, H. Kimura, and T. Yoshikawa, “A 5Gbps CMOS Frequency Tolerant Multi Phase Clock Recovery Circuit,” Symposium on VLSI Circuits Digest of Technical Papers, pp. 83-82, 2002.
[21] A. E. Dunlop, W. C. Fischer, M. Banu, and T. Gabara, “150/30 Mb/s CMOS Non-Oversampled Clock and Data Recovery Circuits with instantaneous Locking and Jitter Rejection,” IEEE ISSCC Digest of Technical Papers, pp. 44-45, Feb. 1995.
[22] M. Banu, and A. Dunlop, AT&T Bell Labs, Murray Hill, NJ, “A 660
82
Mb/s CMOS Clock Recovery Circuit with Instantaneous Locking for NRZ Data and Burst-Mode Transmission,” IEEE ISSCC Digest of Technical Papers, pp. 102-103, Feb. 1995.
[23] Y. Ota, R.G. Swartz, M. Banu, and A.E. Dunlop, “High-Speed, Burst-Mode, Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation,” IEEE Journal of Light wave Technology, vol.12, no. 2, pp. 325-331, Feb. 1994.
[24] P. Han, and W. Choi, “1Gb/s gated-oscillator burst mode CDR for half-rate clock recovery,” Journal of Semiconductor Technology and Science, vol. 4, no.4, pp. 275-279, Dec. 2004.
[25] J. Hwang, C. Park, and C. Park, “155-Mb/s Burst-Mode Clock Recovery Circuit Using the Jitter Reduction Technique,” IEICE Transaction Communication, vol. E86-B, no.4, pp.1423-1426, Apr.
2003.
[26] M. Nogawa, K. Nishimura, S. Kimura, T. Yoshida, T. Kawamura, M.
Togashi, K. Kumozaki, and Y. Ohtomo, “A 10Gb/s Burst-Mode CDR IC in 0.13um CMOS,” IEEE ISSCC Digest of Technical Papers, pp. 228-229, Feb.2005.
[27] Yu-Gun KIM, Chun-Oh LEE, Seung-Woo LEE, Hyun-Su CHAI, Hyun-Suk RYU, Woo-Young CHOI, “Novel 622Mb/s Burst-Mode Clock and Data Recovery Circuits with Muxed Oscillators,” IEICE Transaction Communication, vol.E86-B, no. 11, Nov. 2003.
[28] C. H. Lin, and K. Bult, “A 10-b, 500-Msample/s CMOS DAC in 0.6mm2,” IEEE Journal of Solid-State Circuits, vol. 33, pp.
83
1948-1958, Dec. 1998.
[29] C. S. Vaucher, Z. Wang, et al., “A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35-um CMOS Technology,” IEEE Journal of Solid-State Circuits, vol. 35, no. 7 , pp. 1039-1045, May. 2000.
[30] Y. Kado, et al., “An ultralow power CMOS/SIMOX programmable counter LSI,” IEEE Journal of Solid-State Circuits, vol. 32, pp.
1582–1587, Oct. 1997.
[31] T. Seneff, et al., “A sub-1 mA 1.6 GHz silicon bipolar dual modulus prescaler,” IEEE Journal of Solid-State Circuits, vol. 29, pp. 1206–
1211, Oct.1994.
[32] J. Craninckx and M. Steyaert, “A 1.75 GHz/3 V dual-modulus divide by 128/129 prescalar in 0.7 um CMOS,” IEEE Journal of Solid-State Circuits, vol. 31, pp. 890–897, July 1996.
[33] F. Piazza and Q. Huang, “A low power CMOS dual modulus prescalerfor frequency synthesizers,” IEICE Transaction Electron., vol. E80-C, pp. 314–319, Feb. 1997.
[34] P. Larsson, “High-speed architecture for a programmable frequency divider and a dual-modulus prescaler,” IEEE Journal of Solid-State Circuits, vol.31, pp. 744–748, May 1996.
[35] J. Navarro Soares, Jr. and W. A. M. Van Noije, “A 1.6 GHz dual-modulus prescaler using the extended true-single-phase-clock CMOS circuit technique (E-TSPC),” IEEE Journal of Solid-State Circuits, vol. 34, pp. 97–102, Jan. 1999.
84
[36] R. B. Staszewski, et al., “A digitally controlled oscillator in a 90 nm digital CMOS process for mobile phones,” IEEE Journal of Solid-State Circuits, vol. 40, pp. 2203-2211, 2005.