低功耗鎖相迴路的量測結果

低 功 耗 鎖 相 迴 路 已 經 被 實 現 在 台 積 電 標 準 CMOS 0.18-µm 製 程 (TSMC standard CMOS 0.18-µm process)。在圖 4-37 晶片佈局圖中，下方 PAD 右邊數來 第二個 PAD 是使用 DC Power PAD，由於設計晶片佈局圖時疏忽 DC GND PAD 與 DC Power PAD 之間差異，如圖 4-38 所示，並在 LVS 時，誤把 GND Pin 標錯

99

DC Power PAD

M2

100

101

VCO Core VDD PFD VDD Divider VDD VCO Buffer

VDD

VCO Buffer VDD

102

C

1

C

2

C

3

C

13

C

14

C

15

L L L L L L

圖 4-41 模擬穩壓電容電路圖

表 4-7 穩壓電容值

Capacitance C₁ C₂ C₃ C₄ C₅ C₆ C₇ C₈

Values (F) 1 p 1.8 p 3 p 12 p 15 p 56 p 270 p 1 n Capacitance C₉ C₁₀ C₁₁ C₁₂ C₁₃ C₁₄ C₁₅

Values (F) 5 p 47 p 510 p 5 n 47 n 0.1 u 1 u

圖 4-42 穩壓電容的模擬結果

0 2 4 6 8 10

-100 -80 -60 -40 -20 0

Isola tion (dB)

Frequency (GHz)

103

量測晶片時，使用電源供應器 Agilent E3617A 供應直流電壓，以及使用訊號 產生器 Agilent E8247C 供應訊號源，其供應頻率 169~174 MHz 給鎖相迴路作為參 考訊號，最後藉由頻譜分析儀 Agilent E4440A 分析輸出訊號的輸出頻譜與相位雜 訊。

以下為鎖相迴路量測結果:

 鎖定範圍:5.408 GHz 至 5.568 GHz。如圖 4-43 所示，為輸入功率與輸入頻率 關係圖，圖中 173、174MHz 輸入頻率會有特例情形。如圖 4-44 所示，為最 小輸入功率與輸入頻率關係圖，移除特例。

 輸出功率: 如圖 4-45 所示，約為-15.95 dBm，參考訊號所造成的突波約為 -63.93 dBc。

 輸出頻譜:如圖 4-45 所示，為鎖定在 5.408 GHz 時的輸出頻譜圖

 相位雜訊:如圖 4-46 所示，為鎖定頻率在 5.408 GHz 的相位雜訊圖，在偏移 頻率在 100 kHz 時，相位雜訊約為-93.74 dBc/Hz，而在偏移頻率在 1 MHz 時，

相位雜訊約為-106.28 dBc/Hz，以及在偏移頻率在 10 MHz 時，相位雜訊約為 -121.63 dBc/Hz。

 輸出功率:如圖 4-47 所示，低電壓時，約為-18.09 dBm，參考訊號所造成的 突波約為-51.41 dBc。

 輸出頻譜:如圖 4-47 所示，低電壓時，鎖定在 5.504 GHz 時的輸出頻譜圖

 相位雜訊:如圖 4-48 所示，低電壓時，鎖定頻率在 5.504 GHz 的相位雜訊圖，

在偏移頻率在 10 MHz 時，相位雜訊約為-116.64 dBc/Hz。

104

圖 4-43 輸入功率與輸入頻率關係圖

圖 4-44 輸入功率與輸入頻率關係圖

169 170 171 172 173 174

-30 -20 -10 0 10

Inpu t Pow er (dBm)

Frequency (MHz)

169 170 171 172 173 174

-30 -25 -20 -15 -10

Min . Inpu t Pow er (dBm)

Frequency (MHz)

105

-63.93 dBc -60.04 dBc

圖 4-45 鎖定在 5.408GHz 時的輸出頻譜圖

圖 4-46 鎖定在 5.408GHz 時的相位雜訊圖

106

-51.41 dBc -49.31dBc

圖 4-47 低電壓時，鎖定在 5.504 GHz 時的輸出頻譜圖

圖 4-48 低電壓時，鎖定在 5.504GHz 時的相位雜訊圖

量測鎖相迴路時，電壓控制振盪器主電路的供應電壓為 0.6 V、電流為

107

14mA(最低供應電壓為 0.58V、電流為 10mA)，除頻器供應電壓為 1.8V、電流為 2mA(最低供應電壓為 1.63V、電流為 1mA)，PFD 供應電壓為 1.8V、電流為 0.5mA(最低供應電壓為 0.9V、電流為 0.5mA)，電壓控制振盪器的緩衝器供應電 壓為 1.8V、電流為 1mA(最低供應電壓為 1.6V、電流為 0.5mA)，CP 供應電壓為 0.8V、電流為 1mA，總功率消耗為 14.6 mW(最低總功率消耗為 9.23 mW)，主要 是消耗在電壓控制振盪器主電路及除頻器上。

4.5 結果與討論

低功耗鎖相迴路已經被實做出來。利用變壓器回授之電壓控制振盪器與低功 耗電路來達到低功耗的設計目標。這次鎖相迴路的頻率鎖定範圍從 5.408 至 5.568 GHz。參考訊號所造成的突波約-63.93 dBc，在 10 MHz 的偏移頻率，相位雜訊為 -121.63 dBc/Hz。整體的功率消耗為 14.6 mW。在低電壓下，參考訊號所造成的突 波約-51.41 dBc，在 10 MHz 的偏移頻率，相位雜訊為-116.64 dBc/Hz。整體的功 率消耗為 9.23 mW。包含 pad 的晶片大小為 0.501 mm²。

如圖 4-49 所示，為鎖相迴路與訊號產生器的相位雜訊圖。如圖 4-50 所示，

為低電壓下，鎖相迴路與訊號產生器的相位雜訊圖。由圖 4-49 中，觀察在正常電 壓下，可得知在靠近迴路頻寬 100 kHz 及 1 MHz 的地方，訊號產生器與鎖相迴路 的相位雜訊的差值約 26.16 dB 及 25.85 dB。由圖 4-50 中，觀察在低電壓下，可 得知在靠近迴路頻寬 100 kHz 及 1 MHz 的地方，訊號產生器與鎖相迴路的相位雜 訊 的 差 值 約 46.9 dB 及 48.98 dB 。 如 訊 號 產 生 器 與 鎖 相 迴 路 呈 現 了 約 20log(32)=30.1 dB 的差值，即可說明鎖相迴路本身貢獻的相位雜訊可以忽略。如 今無論是在正常設計偏壓下或在低電壓下，皆非差 30.1 dB，這表示在設計迴路 濾波器上欠佳，或者在迴路濾波器晶片佈局時考慮並不完善，而導致迴路頻寬失 準。

108

-106.23 dBc/Hz -93.74 dBc/Hz

-132.08 dBc/Hz -119.9 dBc/Hz

25.85 dBc/Hz 26.16 dBc/Hz

-130.12 dBc/Hz

Phase Noise of Signal Generator

Phase Noise of Presented PLL

圖 4-49 鎖相迴路與訊號產生器的相位雜訊圖

109

-85 dBc/Hz -73 dBc/Hz

-133.98 dBc/Hz -119.9 dBc/Hz

-130.73 dBc/Hz 46.9 dBc/Hz

48.98 dBc/Hz

Phase Noise of Signal Generator

Phase Noise of Presented PLL

圖 4-50 低電壓時，鎖相迴路與訊號產生器的相位雜訊圖

量測結果發現與預期的結果有些差異，頻率往低頻頻飄約 300 MHz，產生頻 漂主要可能是在電磁模擬時考慮不夠周詳，其次可能是在於電壓控制振盪器是採 用 ADS 模擬軟體做驗證，至於其他電路則是使用 spectreRF 模擬軟體做驗證。由 上述可知電壓控制振盪器與除頻器之間的連結也是具有造成這次頻率漂移的原 因之一。

由上述初步評估，進一步我們將修正電壓控制振盪器頻率往低頻飄約 300

110

MHz，修正方式為在 spectreRF 模擬上考慮主電路的寄生電容效應，如圖 4-51 所 示，為電壓控制振盪器加入考慮寄生電容的位置。

111

圖 4-52 電壓控制振盪器修正後的調變範圍模擬結果

表 4-6，當中使用的穩壓電容是否需要全部使用，因此在設計穩壓電容時，

應在模擬穩壓電容時，需加入晶片中的穩壓電容一起模擬考慮，如圖 4-53 所示，

以避免過多的浪費。

0.0 0.2 0.4 0.6 0.8

5.1 5.2 5.3 5.4 5.5 5.6 5.7

Frequ en cy (G Hz)

Control Voltage (V)

112

圖 4-53 晶片中穩壓電容的模擬結果

如圖 4-54 所示，為晶片中穩壓電容與 PCB 板上穩壓電容一起模擬結果。

圖 4-54晶片中穩壓電容與 PCB 板上穩壓電容一起模擬結果

0 2 4 6 8 10

-35 -30 -25 -20 -15 -10 -5 0

Isola tion (dB)

Frequency (GHz)

0 2 4 6 8 10

-100 -80 -60 -40 -20 0

Isola tion (dB)

Frequency (GHz)

113

較佳的穩壓電容設計方式為晶片中的穩壓電容是抑制高頻雜訊，焊接在 PCB 板上的穩壓電容是抑制低頻雜訊，可避免掉一些 PCB 板上的穩壓電容不必要的 浪費。因此從圖 4-53、4-54 中，可得之 2 GHz 以上的隔離度效果很好，如此可從 PCB 板上的穩壓電容中省略掉。如圖 4-55 所示，為模擬晶片中穩壓電容與 PCB 板上穩壓電容電路圖，圖中鎊線的寄生電感值估計為 2 nH。如圖 4-56 所示，為 省略掉表 4-7 中 C₁~C₄穩壓電容後模擬結果。

C

1

C

2

C

3

C

13

C

14

C

15

Chip Capacitance

Bond Wire

圖 4-55 模擬晶片中穩壓電容與 PCB 板上穩壓電容電路圖

圖 4-56 晶片中穩壓電容與 PCB 板上省略 C₁~C₄穩壓電容後的模擬結果

0 2 4 6 8 10

-100 -80 -60 -40 -20 0

Isola tion (dB)

Frequency (GHz)

114

Technology 0.18-µm CMOS Phase Noise

(dBc/Hz)

Phase Noise (dBc/Hz)

115

在文檔中 低功率鎖相迴路與電壓控制振盪器之設計與實現 (頁 114-131)