第一章 緒論
1.2 論文架構
第一章 緒論
1.1 研究背景與動機
近幾年來講求高速傳輸資料的時代，因此許多應用已朝高頻段上發展，例如，
衛星通訊、光纖通訊、雷達系統以及無線區域網路(Wireless Local Area Network, WLAN)。在這些無線通訊系統中，接收端與發射端皆與電壓控制振盪器相關聯，
而電壓控制振盪器又與鎖相迴路是密不可分的關係，由於鎖相迴路提供穩定且純 淨的訊號源，將時脈以不失真且同步來避免系統誤動作，由此可知鎖相迴路已經 廣泛被作為升、降頻器的本地振盪源。
過去幾年來收發器都是由分散元件所組成，也因此使收發器的體積較大，成 本也相對提高，並且同時需要較大消耗功率。近幾年來電子產品隨著深次微米 (deep-submicron)CMOS 製程技術發展逐漸成熟，CMOS 製程技術擁有晶片面積縮 小、高整合度以及低功耗的優點，因此可將許多不同功能的電路，如數位、類比、
射頻電路皆整合在一起，以達到晶片面積縮小與系統整合晶片(System-On-Chip, SOC)為目的。另外隨著時代演進，手持行動裝置與消費性電子產品中，均為了延 長電子產品待機及使用時間，因此在系統整合晶片上將朝低電壓、低功耗為設計 目標。
1.2 論文架構
本論文共分為六個章節:第一章主要敘述本論文的動機，第二章主要敘述鎖相 迴路所包含的子元件以及系統分析，第三章主要敘述 K-band 的低功耗變壓器回 授之電壓控制振盪器，使用變壓器取代傳統的 LC 壓控振盪器，並分析其電路設 計與實現。第四章為設計低功耗鎖相迴路利用變壓器回授之電壓控制振盪器與低
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功耗的除頻器來達到節省消耗功率。最後，第五章為本論文之結論。
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第二章 鎖相迴路的基本觀念
鎖相迴路(Phase-locked Loop, PLL)藉由負回授控制之閉迴路系統，主要功能是 追鎖出與輸入參考時脈相同頻率及相位之時脈訊號，且具備倍頻之功能。如圖 2-1 所示，為電荷幫浦型的鎖相迴路 (Charge-pump PLLs) 系統方塊圖，此系統是由 相位頻率偵測器(Phase Frequency Detector, PFD)、充電泵(Charge Pump, CP)、低通 濾波器(Low Pass Filter, LPF)、電壓控制振盪器(Voltage Controlled Oscillator, VCO) 以及除頻器(Frequency Divider, FD)所組成。
VCO
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原理，以下將逐一說明。
2.1 相位頻率偵測器(Phase Frequency Detector, PFD)
如圖 2-2 (a)所示，為理想相位偵測器(phase detector, PD)方塊圖[1]-[2]。相位 偵測器是判斷兩個相同頻率輸入訊號，其相位差為∆Ф。如圖 2-2 (b)所示。當兩 相迴路的偵測器為相位頻率偵測器(phase frequency detector, PFD)，此偵測器可以 偵測週期性時脈的相位差與頻率差，其時序圖如圖 2-3 所描述，圖 2-3(a)說明當
5 升緣(rising edge)出現時，此時狀態會由 State 0 變到 State I，輸出訊號 UP 由 0 變為 1，而 DN 維持在 0。當相位頻率偵測器處在 State I 狀態時，任
6 (frequency acquisition)時，會根據輸入訊號之相位差，在相位差-2π~+2π 可得對應 成比例輸出訊號，若相位大於 2π，則以 2π 的整數倍呈線性變化，因此，相位頻
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2π 4π
-2π
-4π ∆Φ
Vout(t)
(a) Ideal
2π 4π -2π
-4π ∆Φ
Vout(t)
(b) Non-Ideal
∆
圖 2-5 理想相位頻率偵測器之特性曲線
圖 2-6 為一個典型相位頻率偵測器的實例與時序圖，此相位頻率偵測器是由 兩個具有重置功能的 D 型正反器(D-flip flop, DFF)與一個 AND 邏輯閘所組成，將 D 型正反器的輸入訊號 D 接至 VDD，參考訊號 FREF與回授信號 FFB分別作為兩個 D 型正反器的時脈，當正緣觸發時，輸出訊號 Q 會變為高位準，換而言之，輸出 訊號 UP 與 DN 會因為 FREF與 FFB各自觸發皆會變為高電位，當 FREF與 FFB同時 為高電位時，會使 AND 閘也產生一個高電位去觸發 D 型正反器的 Reset，因此輸 出訊號 UP 與 DN 也同時變回低電位。原先此時 DN 為低電位，由於實際電路中，
AND 閘會有延遲時間(Gate delay)及 D 型正反器重置延遲照成的現象，因此輸出 訊號 UP 與 DN 會有一個短暫導通時間(short time)。這現象將影響禁止區及操作 頻率上限，照成禁止區產生是因為 DN 產生脈衝訊號的寬度過於狹窄，反之脈衝 訊號的寬度過寬影響操作頻率上限。
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Phase Error of PLL (rad)
∆Φ V out (t)
Dead zone of PFD (s)
圖 2-8 相位頻率偵測器的死區(dead zone)與鎖相迴路的抖動(jitter)之關係
- 2 dead zone
p p
period
Minimum phase error T
T
(2-2)2. 操作速度(Operating Speed):相位頻率偵測器操作速度是重要的參考指標。
由圖 2-5(b)可知非理想相位頻率偵測器的線性操作範圍為 4π-2Δ，當Δ=π
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充電泵可分為電壓式(Voltage Mode)與電流式(Current Mode)兩種型式，如圖 2-10 所示，相位頻率偵測器的輸出訊號 UP 與 DN 饋入至充電泵，用來控制充電
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幾種基本的電流式充電泵架構可分為:開關在電流鏡的汲極端(switch in drain)、
開 關 在 電 流 鏡 的 閘 極 端 (switch in gate) 與 開 關 在 電 流 鏡 的 源 極 端 (switch in
(2) 電流不匹配(Current Mismatch):由於電荷分享影響下，造成瞬間電流峰值 過大，而此峰值電流會隨著 Vctrl而改變，且充、放電的峰值電流難以匹 配。
(3) 相位頻率偵測器的輸出訊號 UP 與 DN 是數位訊號，由於開關靠近輸出 端，開關切換時產生的雜訊將直接影響到輸出端類比訊號。
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(4) 可能產生電流突波。
圖 2-11(b)所示，為開關在電流鏡的閘極端架構，當 關閉時，電晶體 M2的 VSG與電晶體 M4的 VSG相同，此時電晶體 M2的汲極端電流會等於 IUP並對 Vctrl 充電，當 導通時，電晶體 M2的閘極端會上升至 VDD，使電晶體 M2截止，類 似情形也會發生於 導通或關閉。其架構有下列缺點：
(1) 必頇保證電流鏡操作在飽和區。
(2) 電流鏡需較大偏壓電流 IUP與 IDN，以保持高速操作。
(3) 電晶體 M1 與 M2 操作在截止區與飽和區間，需要較長的時間讓電晶體 M1與 M2重新導通，故不適合在高速上操作。
(4) 在選擇開關 SUP 與 SDN尺寸上，需選擇較大的尺寸，使得電晶體 M1 與 M2的閘極端電壓能迅速充電至最高電位與放電至最低電位，來確保電晶 體 M1與 M2可以完全關閉，無漏電流，但因為寄生電容太大，而限制了 操作速度。
圖 2-11(c)所示，為開關在電流鏡的源極端架構，UP 導通時，電晶體 M2的汲 極端電流為 IUP，並且對 Vctrl充電，類似情況也發生於發生於 導通。其架構有 下列缺點：
(1) 電荷分享(Charge Sharing):雖然相較於開關在電流鏡的汲極端架構，此種 架構雖不易受到開關雜訊的干擾，但一樣有電荷分享的問題，通常會加 上複製開關(Dummy)，使電荷分享至複製開關的寄生電容，以減少輸出 電流的突波大小。
(2) 電流 IUP與 IDN不匹配將導致靜態的相位誤差。
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(2) 充放電電流的不匹配(Current Mismatch):
如何設計在相同的脈波下達到相同的充放電電流效果，將是充電泵所需克服
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漣波擺幅(Ripple Amplitude)可以等效為(2-7)式:
2 2
(3) 電荷注入(Charge Injection)與時脈饋入(Clock Feed-Through):
(b)
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電荷注入(Charge Injection):當 CKIN訊號由高態變為低態時，開關將關閉，此 時通道內的部分累積電荷 Qch會流向輸入端 Vin或輸出端 Vout，假設有一半電荷流 經電容 CL影響了輸出電壓 Vout，其示意圖如圖 2-13(a)所示。[7]
通道內的部分累積電荷 Qch可由(2-8)式表達，其中 W 為開關 MOS 的寬度，L 為開關 MOS 的通道寬度，Cox為閘極氧化層電容，VGS為開關 MOS 的汲極端到 源極端之間的跨壓，Vth為 MOS 的臨界電壓(threshold voltage)。假設從通道往兩 邊分流的電荷量是相同，則造成輸出端電壓的變化量ΔV 可用(2-9)式表示，但實
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一般而言，在設計充電泵式鎖相迴路(charge pump phase locked loop)時，充電 泵與相位頻率偵測器是同時考慮的，其兩者的關係式為(2-12)式:
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(2) 製成變異(Variation):在鎖相迴路中迴路濾波器分成主動式和被動式。主 動濾波器主要架構是由運算放大器(Op Amplifier)、電晶體、電阻、電容 及電感，將可以有效減少面積消耗，但附帶的會增加功率消耗、相位雜 訊、電路複雜、成本考量以及製成變異較大。相對的被動式濾波器消耗 面積大、製成變異較小，其功能僅過濾雜訊。
(3) 漏電流(Leakage current):漏電流通常發生在充電泵電路，但充電泵和迴路 濾波器息息相關。通常造成漏電流是因為製程、溫度、電壓或者是雜訊 干擾等。如果迴路濾波器的電容值夠大，則允許漏電流就可以稍微大一 些。
以下討論被動式迴路濾波器，最簡單的架構就是單一顆電容，但是一顆電容 的濾波器存有穩定性問題，進而發展出了在電容上方串聯一顆電阻增加一個零點，
以補償相位邊界(phase margin)不足，其電路圖如圖 2-16(a)所示。但一階濾波器抑
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制雜訊的功能不佳且在 IcpRP電壓值過大時，鎖相迴路可能會有嚴重的漣波(ripple) 產生，這種效應稱為 Granular 效應[11]，為了消除這種現象，因此並聯一個電容 CS 來改善情況，此為二階濾波器，其電路圖如圖 2-16(b)。為了抑制電壓控制振
2.4 頻率除頻器(Frequency Divider, FD)
隨著通訊系統發展蓬勃，頻段的應用上也逐漸提高，然而在這些高頻系統上，
由鎖相迴路來提供穩定且純淨的本地振盪源是很重要的，但必頇使用除頻器來達 到倍頻之功能，如圖 2-17 所示，假設除頻器(frequency divider, FD)的除數為 N，
在鎖相迴路鎖定之後，輸出訊號的頻率 ，其中 FREF為參考訊號的
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2.5 電壓控制振盪器(Voltage Control Oscillator, VCO)
Voltage
20 (Laplace transform)可得(2-15)式:
( ) 2 相域(phase domain)上可當作減法器，CP 可當作一個固定增益的增益級，VCO 則 可當作具有增益的積分器。圖 2-19 中，ϕREF是輸入相位，ϕFB是回授相位，ϕe是 ϕREF與 ϕFB之間的相位誤差，ϕOUT是鎖相迴路的輸出相位，上述其單位皆為 rad/s；
Kd為相位頻率偵測器與充電泵增益；F(s)為迴路低通濾波器的轉移函數； 為 電壓控制振盪器增益，當中頻率訊號積分成相位訊號用 表示；除頻器可表示為 ， 當中 N 為除數。
21 為(2-16)式與閉迴路增益(close loop gain)為(2-17)式。
2 1 ( ) 1
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而開迴路的相位頻率響應(Phase frequency response)為(2-23)式:
23 率(Cutoff frequency)、單增益頻率(Unit-gain frequency)或稱為迴路頻寬。ωc出現在 迴路增益為 0dB，有最大相位邊限 ΦPM時。當迴路頻寬為ωc時，相位邊限(phase
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由上(2-31)式中，閉迴路系統的自然頻率 ωn(Natural frequency)(2-32)式與阻尼 因素ζ(Damping factor)(2-33)式:
p VCO
26 的方式，假設新增的濾波器衰減量為 ATTTEN(單位:dB)，為(2-39)式:
27
2
2
10log ref 1
p
ATTEN
(2-39)其(2-39)式中，ωref為輸入參考訊號的角頻率，因此ωp2可由輸入訊號突波(Spur) 的衰減量求得(2-40)式:
2 /10
10 1
ref
p ATTEN
(2-40)在文獻[11]有詳細探討加入極點 ωp2的設計流程，為了有效抑制輸入訊號所產 生的突波，額外加入的極點必頇低於參考頻率，但是必頇高於迴路頻寬的五倍，
否則可能導致系統不穩定。另外，多新增一個極點 ωp2會使迴路頻寬稍微降低，
使鎖定時間增加，因此迴路頻寬的選擇需要略大於期望的迴路頻寬。
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第三章 應用於 K-Band 低功耗變壓器回授之低電壓電壓控制 振盪器設計與實現
本章將介紹 應用於 K-band 低 功 耗 變 壓 器 回 授 之 低 電壓 電 壓控 制 振盪器 (Voltage-Controlled Oscillator, VCO) ， 內容包含電壓控制振盪器應用、電壓控制 振盪器 電路 分析 及 詳細設 計流 程 。這 次電壓 控制 振盪器 是採用 變壓 器 回授 (transformer feedback)架構實現，並且使用台積電標準 CMOS 90-nm 製程(TSMC standard CMOS 90-nm process)，供應電壓僅需 1.1 V，消耗功率為 1mW。
3.1 電壓控制振盪器簡介
3.1.1 電壓控制振盪器應用
隨著科技發展快速，相對應著需要高速資料傳輸，無線通訊系統架構不斷演
隨著科技發展快速，相對應著需要高速資料傳輸，無線通訊系統架構不斷演