結果與討論

第三章應用於 K-BAND 低功耗變壓器回授之低電壓電壓控制振盪器設計與實現

3.10 結果與討論

K-band 變壓器回授之低電壓壓控振盪器已被實作出來，其使用台積電標準 CMOS 90-nm 製程。其電路供應電壓源僅需 1.1 V，消耗功率約為 1 mW。電壓控制振盪器的調變範圍為 19.39 至 19.99 GHz。相位雜訊約為-95.379 dBc/Hz @ 1MHz，

-118.236 dBc/Hz @ 10 MHz。整顆晶片大小約 0.51×0.64 mm²。

表 3-1 為模擬與量測數據比較表，在量測時，供應偏壓與設計差 0.1 V，為 1.1 V，但量測電流流量為 0.9 mA 與模擬電流流量為 0.35 mA 相差有 2.5 倍之多。

初步評估為製程變易所導致，此次的電壓控制振盪器增益 Gm 比預期標準製程還要大。從表 3-1 中比較後結果發現，當中的調變範圍與相位雜訊皆與模擬有些許差異，初步評估可能為電磁模擬不夠準確，原因在於電磁模擬設定環境中有兩個

23.44~24.36 23.81~24.77 23.14~24.0382 19.39~19.99

Phase Noise

(dBc/Hz) -102 @ 1 MHz -101.02 @ 1 MHz -102.82 @ 1 MHz -95.38 @ 1 MHz

(a) (b)

(c)

圖 3-32 電壓控制振盪器的調變範圍 (a)模擬修正前與量測比較 (b)模擬修正後與量測比較(c)模擬修正前、後比較

Cvar

G D / S

D / S

圖 3-33 變容器電路圖與佈局圖

 調頻範圍往低頻飄移，因此微幅調整變壓器的電感值，將變壓器電感值增加 34%，如圖 3-34 所示。

圖 3-34 電壓控制振盪器的調變範圍模擬修正後比較圖

 調頻範圍往低頻飄移與調頻範圍變狹窄，因此微幅調整變壓器的電感值，將變壓器電感值增加 8%，並在主電路兩側及緩衝器之間各加入一組 55 fF 接地電容。如圖 3-35 所示，修正後的模擬結果圖。或者只在主電路兩側及緩衝器之間各加入一組 75 fF 接地電容。如圖 3-36 所示，修正後的模擬結果圖。如圖 3-37 所示，修正後的模擬電路圖。

0.0 0.2 0.4 0.6 0.8 1.0 1.2

19.2 19.4 19.6 19.8 20.0 20.2

Corrected Simulation Measurement

Frequ en cy (G Hz)

Control Voltage (V)

Corrected Simulation Measurement

Frequ en cy (G Hz)

Control Voltage (V)

0.0 0.2 0.4 0.6 0.8 1.0 1.2

Corrected Simulation Measurement

Frequ en cy (G Hz)

Control Voltage (V)

VDD Core

VDD Buffer

V _ctrl

Output

圖 3-37 K-band 低功耗變壓器回授之電壓控制振盪器模擬修正後電路圖

由上述三項原因，可以看到在模擬結果與量測結果的頻率幾乎相同。此外相位雜訊比模擬預期還要差許多，因此猜測在晶片佈局時，交叉耦合對的基極端連結至地，導致受到半導體基板雜訊影響，以致相位雜訊上升。表 3-2 為電壓控制振盪器的比較表，在供應電壓源與消耗功率部分有相當好的表現。

Supply Voltage

(V) 4.5 1.8 0.65 1.35 0.6 1.1

Tuning Range 25% 2.6% 2.2% 3.58% 4% 8.2% 19.4 ~ 19.99

GHz (3%)

Phase Noise (1MHz offset)

-101

Output Power

(dBm) -20.46 -3 -13.17 N/A N/A -15.92

FOM -177 -182 -179 -191.2 -182 -192.8 -181.22

Chip Size

(mm2) N/A 0.425 0.42 0.2394 0.66 0.3264

第四章低功耗鎖相迴路之設計與實現

一個功率消耗 9.23 mW 且操作在 5.568 GHz 的鎖相迴路已被實現在台積電標準 0.18-µm 1P6M CMOS 製程上。本次設計利用變壓器回授架構之電壓控制振盪器與 TSPC(true single phase clock)架構之除頻器相迴路的功率消耗。電壓控制振盪器部分沿用第三章所設計變壓器回授的架構作為這一次的電壓控制振盪器，藉此讓鎖相迴路有較佳的相位雜訊以及較低的功率消耗。這次設計的鎖相迴路操作頻率為 5.408 到 5.568 GHz，且相位雜訊在載波偏移 10 MHz 為-121.63 dBc/Hz。

晶片面積為 0.522×0.765 mm²。

4.1 簡介

隨著時代逐漸進步，對於無線通訊系統又或者在電子產品的資料傳輸量皆需要逐漸提升。在無線通訊系統上，將提供的服務如:語音、數據、影像傳輸之外，

主要與網際網路的結合。因此在高速無線傳輸的應用，IEEE(Institute of Eletrical and Electronics Engineers)訂定了新一代的無線區域網路規格:IEEE 802.11a 採用 5GHz 的 U-NII (Unlicensed-National Information Infrastructure) 頻段規劃了 300MHz 供給 WLNA 使用，其資料傳輸率高達 54Mbps。而這頻段在 5GHz 到 6GHz 之間，分成 Lower、Middle 以及 Upper 三部分，Lower 與 Middle 為 5.15 GHz ~ 5.35 GHz 的範圍內規劃 8 個 20 MHz 頻寬的通道，Upper 為 5.725 GHz ~ 5.825 GHz 的範圍內規劃 4 個 20 MHz 頻寬的通道。

在電子產品的資料傳輸上，如:行動硬碟與電腦之間互傳資料、手機與電腦之間互傳資料等應用，為此發展出傳輸介面系統。從過去的 USB 1.0、Serial-ATA II 及 USB 2.0 到現今的 Serial-ATA III 及 USB 3.0。在大容量的藍光(Blue-ray)DVD 的世代下，將必頇提升 Serial-ATA 介面傳輸速率以達到減少資料傳輸所需時間。

Serial-ATA III 的傳輸規格:時脈速率為 6 Gbps 及資料傳輸率為 600 MB/s。USB 3.0 的傳輸規格:時脈速率為 5 Gbps 及資料傳輸率為 500 MB/s。

DN 5.824 GHz

位頻率偵測器的重置(Reset)訊號路徑中增加合適的延遲，避免產生訊號寬度(pulse width)過小導致邏輯閘無法判斷。

如圖 4-2 所示[37]-[39]，靜態相位頻率偵測器全部採用 NAND 閘所組成之靜態相位頻率偵測器。其電路有主要三種非理想效應問題:

 突波(glitch):在組合邏輯電路中經常發生突波，大部分是邏輯閘的傳遞延遲(propagation delay)不同所形成，然而在一個時脈週期內可能發生數次，

進而造成不必要的功率消耗。對於圖 4-2 中節點 A 而言，有兩條延遲路徑皆可重置 UP:其中一路徑從節點 A 到 UP，另一路徑從 A 經過 Reset 到 UP。為了解決突波發生，可以在節點 A 到 UP 較短路徑上增加兩個反向器，用來改善兩條傳遞延遲上匹配。

 禁止區(dead zone):當相位頻率偵測器輸出訊號有些許誤差，對相位頻率偵測器而言，此現象稱為禁止區(dead zone)或者相位誤差(phase error)；

對電壓控制振盪器而言，此現象則稱為相位頻率偵測器所造成的 jitter。

為了改善 dead zone，可以在四輸入 NAND 閘後加入額外的延遲，用來增加最窄脈衝寬度，以達到改善禁止區。

 操作頻率限制:由於靜態相位頻率偵測器，為了改善禁止區而加入額外延遲，這將會使訊號經過較多的邏輯閘，而限制了操作頻率。為了改善操作頻率限制，可以使用動態邏輯電路來取代靜態邏輯電路，以達到提升操作頻率。

F

_FB

Reset F

REF

A

UP

DN

圖 4-2 靜態相位頻率偵測器

為此我們將採用動態相位頻率偵測器，如圖 4-3 所示[40]-[41]，由兩個半穿透暫存器(Half-Transparent register, HT register)及一個 NAND 閘所組成之相位頻率偵測器電路圖。此方法在於訊號經過的邏輯閘數目少，相對的速度快，以及 NAND 閘提供一些延遲時間以達到降低禁止區大小。

如圖 4-3 所示，灰色框內為一個負緣觸發的半穿透站存器，假設輸入 A、B 兩個具有相同頻率，當訊號 A 領先訊號 B 時，則輸出訊號 C 將由“0”變成“1”，而維持在“1”的狀態下為它們(訊號 A 與訊號 B)的相位差，否則輸出訊號將保持“0”

狀態。然而半穿透暫存器只能偵測單向的相位誤差，因此動態相位頻率偵測器必頇使用兩個暫存器以及 NAND 閘用來偵測雙向的相位誤差，如兩個暫存器輸出皆為“1”時，NAND 閘會輸出重置訊號到輸入端 B，使輸出訊號 C 重新回到“0”狀態，如圖 4-4 所示，動態相位頻率偵測器其時序圖。

71 FREF

FFB

Reset

HT Register

A’

圖 4-3 動態相位頻率偵測器架構圖

FREF

FFB

UP DN

圖 4-4 動態相位頻率偵測器時序圖

動態相位頻率偵測器模擬結果，當 FREF相位領先 FFB時，UP 輸出為 High，

如圖 4-5 所示；反之 F_FB相位領先 F_REF時，DN 輸出為 High，如圖 4-6 所示。

UP F REF

F _FB

A A’

DN

圖 4-5 F_ref相位領先 F_FB時

UP F _REF

F FB

A A’

DN

圖 4-6 Fref相位落後 FFB時

如圖 4-7 所示，為此動態相位頻率偵測器之特性曲線模擬圖。藍線為相位頻率偵測器理想特性曲線，由圖中可以得知禁止區非常的小；紅線為實際電路的特性曲線，因為重置路徑(Reset path)的傳播延遲將會使偵測相位差的範圍縮小；也會因為充電泵設計不理想，而造成特性曲線右半部往上傾斜現象發生，這現象將

會在 4.2.2 充電泵介紹時作說明。

Pre-sim Post-sim

圖 4-7 動態相位頻率偵測器之特性曲線

4.2.2 充電泵

但在類比互補式金氧半開關與動態數位電路有許多常見不理想效應，如:時脈穿透(Clock Feedthrough)、電荷分享(Charge Share)、電荷注入(Charge Inject)以及漏電流(Leakage current)。在充電泵電路中非理想效應(時脈穿透與電荷分享)發生在電流切換時，導致超過由 UP 與 DN 訊號控制的主要電流。

在傳統充電泵的架構，充放電開關 UP 與 DN 通常由 PMOS 與 NMOS 所組成，

因為 PMOS 與 NMOS 先天上的特性不同，導致各自的切換時間也不一樣，這會導致電流不匹配的問題，為了克服這樣的問題，有人設計採用只有 NMOS 開關的充電泵，其電路圖如圖 4-8 所示，由於疊接電晶體的個數多，不易在低偏壓下操作。

UP UP DN DN

Output

圖 4-8 充電泵電路架構

為了實現一個低偏壓的充電泵，於是設計與測詴低電壓推流源(push-current source)式開關，如圖 4-9 所示[42]。

UP

V

P

₁

P

₂

P

₃

P

₄

Complementary Pull-down

circuit

I

_UP

C

圖 4-9 充電泵電路架構 以下為圖 4-9 電路操作原理:

I. 當輸入端 UP 訊號為高電位時:

 電晶體 P₁關閉以及電流 I_up會流到電晶體 P₂。

 當電晶體 P₂導通時，會使電晶體 P₄剛好導通。

 由於電晶體 P₂和 P₃是電流鏡形式，電流 I_up會開始對電容 C 充電，使節點 V_c電壓上升。

II. 當輸入端 UP 訊號為低電位時:

Push Up Stage

Push Down Stage

P₁ P₂ P₃ P₄ P₆

F

lead F

REF

F

REF

lead F

(a)

0.338 V

(b)

圖 4-11 低電壓充電泵之充放電曲線圖

如圖 4-11(a)所示，為低電壓充電泵之充放電模擬圖，當 F_REF領先 F_FB時，充電泵會對迴路濾波器充電，相反的當 FREF落後 FFB時，充電泵則會對迴路濾波器放電。設計時，充放電電流必頇要匹配(Match)，因為相位頻率偵測器在相同相位輸入時，UP 和 DN 皆會輸出 Pulse 來降低禁止區，此時會導致充放電同時運作，

如 I_UP與 I_DN不相等，將會使鎖相迴路不穩定。如圖 4-11(b)所示，充放與放電波

形交錯在 0.338 V 的位置，這是必頇要改進的地方，改進到交錯點在 V_DD/2 (0.4 V) 的位置。

4.2.3 三階低通濾波器

由於充電泵是不連續系統，進而影響輸出訊號週期性抖動更加劇烈，為了使輸出曲線更加帄滑及穩定性，在此將二階濾波器增加串聯電阻 R₂及並聯電容 C₃ 構成三階濾波器。三階濾波器除了讓輸出曲線帄滑及穩定性外，還能有效抑制相位雜訊(phase noise)與參考突波(reference spur)，故此迴路濾波器則採用三階濾波器，如圖 4-12 所示。其電阻值與電容值的選取在第二章節有詳細推導。這次設計電阻 R₂與 R₃分別為 3.6628 KΩ 與 24.072 KΩ，電容 C₁、C₂與 C₃分別為 1.0898 pF 、 36.921 pF 以及 108.98 fF。

C

₁

R

₂

C

₂

R

₃

C

₃

V

_ctrl

+

-I

_cp

圖 4-12 三階迴路濾波器

4.2.4 電壓控制振盪器

利用之前所述的設計原理來實現一個低功耗且低相位雜訊的電壓控制振盪器且製作在 TSMC 0.18-µm 製程。有別於傳統 LC 振盪器架構與第三章的電壓控制振盪器，由於第三章的電壓控制振盪器的架構調變範圍狹窄。故此次架構使用變

壓器回授技術[31]，如圖 4-13 所示。這次振盪器的設計在源極端(source)多串聯一組電感 L_s，目的是為了增加輸出訊號擺幅。由於四個電感在晶片中非常佔面積，這兩個振盪器。上述注入鎖定機制與半電路，如圖 4-14 所示。變壓器(transformer) 的汲極與源極端之間的耦合提供了正回授，與交叉耦合不僅作為注入鎖定機制，

並同時也增加每一個獨立振盪器的迴路增益。

由傅立葉級數(Fourier series)得知直流電流，所以基本電流可由(4-7)式表示:

2

除頻器的基本架構分為三大類-注入鎖定除頻器(injection-locking frequency

在文檔中低功率鎖相迴路與電壓控制振盪器之設計與實現 (頁 75-0)

第三章 應用於 K-BAND 低功耗變壓器回授之低電壓電壓控制振盪器設計與實現

3.10 結果與討論

23.44~24.36 23.81~24.77 23.14~24.0382 19.39~19.99

Phase Noise

(dBc/Hz) -102 @ 1 MHz -101.02 @ 1 MHz -102.82 @ 1 MHz -95.38 @ 1 MHz

(a) (b)

(c)

Corrected Simulation Measurement

Frequ en cy (G Hz)

Control Voltage (V)

Corrected Simulation Measurement

Frequ en cy (G Hz)

Control Voltage (V)

Corrected Simulation Measurement

Frequ en cy (G Hz)

Control Voltage (V)

VDD Core

VDD Buffer

V ctrl

Output

第四章 低功耗鎖相迴路之設計與實現

4.1 簡介

F

Reset F

A

UP

DN

UP F REF

F FB

A A’

DN

UP F REF

F FB

A A’

DN

Pre-sim Post-sim

4.2.2 充電泵

UP UP DN DN

Output

UP

V

P

P

P

P

Complementary Pull-down

circuit

I

C

F

lead F

F

lead F

0.338 V

4.2.3 三階低通濾波器

C

R

C

R

C

V

+

-I

4.2.4 電壓控制振盪器

2

第三章應用於 K-BAND 低功耗變壓器回授之低電壓電壓控制振盪器設計與實現

V _ctrl

第四章低功耗鎖相迴路之設計與實現

F _FB

UP F _REF