第五章 雙向穿隧型 TFET 之元件設計與優化
5.1 不同結構對電晶體特性之影響
首先探討元件的幾何結構設計，表 5-1 為結構一的元件設計參數，結構 如圖 5-1 所示，左邊為 n 型 TFET，右邊則是 p 型 TFET，此結構與圖 2-21 類似，都是將原本的 p-i-n 結構從平面分佈改變為垂直堆疊，主要差異在於 閘極的位置並不是包覆在側面，而是覆蓋在汲極上方。由於通道層與汲極層 的厚度較薄，因此希望在施加閘極偏壓時，改變通道層與汲極層的能帶位置，
形成垂直穿隧的機制。
表 5-1 結構一 TFET 元件設計參數
Material Thickness Length
Doping Concentration Dielectric HfO2 3 nm 100 nm -
圖 5-2 n 型 TFET 結構一的轉移特性圖
圖 5-4 n 型 TFET 結構一在開狀態的電場分布圖
圖 5-5 p 型 TFET 結構一在開狀態的電場分布圖
由上述結果可以了解，元件的電場分布也成了設計結構時必須考量的因
Material Thickness Length
Doping Concentration Dielectric HfO2 3 nm 100 nm -
圖 5-6 n 型與 p 型 TFET 結構二示意圖
圖 5-7 n 型 TFET 結構二的轉移特性圖
0.0 0.2 0.4 0.6 0.8 1.0 1.2
1E-17 1E-15 1E-13 1E-11 1E-9 1E-7 1E-5
Id (A/um)
Vg (V)
Planar Str 1 Str 2
圖 5-8 p 型 TFET 結構二的轉移特性圖
圖 5-9 n 型 TFET 結構二在開狀態的電場分布圖
-1.2 -1.0 -0.8 -0.6 -0.4 -0.2 0.0 1E-17
1E-15 1E-13 1E-11 1E-9 1E-7 1E-5
Id (A/um)
Vg (V)
Planar Str 1 Str 2
圖 5-10 p 型 TFET 結構二在開狀態的電場分布圖
圖 5-11 n 型 TFET 結構二在開狀態時的穿隧電子生成率
圖 5-12 p 型 TFET 結構二在開狀態時的穿隧電子生成率
克服了載子傳輸路徑的問題後，為了能夠再更進一步的提升元件效能，
我們提出了第三種結構，表 5-3 為結構三的元件設計參數，結構如圖 5-13 所示，與結構二的差異處在於穿隧接面處的改變。結構三將通道層從元件中 移除，目的是為了使閘極下方穿隧接面處的能帶分布更加陡峭，因此將 p-i-n 接面改變為 p-n 接面，除此之外，由於通道層被移除之後，大部分的空乏區 位置會上移落在汲極當中，因此閘極對能帶的影響效果也會有所提升，這些 因素都能夠提升穿隧機率的發生，進而改善穿隧電流的大小。結構三的轉移 特性結果如圖 5-14、5-15所示，與先前的結構相比，可以看出元件的性能無 論是在開電流或是次臨界擺幅上，都能夠有大幅度的提升，背後的原因則如 同上述。另外從圖 5-16、5-17可以看出，結構三在開狀態下的穿隧機率，與 結構二相比的確有所提升，這也驗證了移除通道層確實能夠使穿隧發生的機 率提升，讓元件擁有更好的性能。
表 5-3 結構三 TFET 元件設計參數
Material Thickness Length
Doping Concentration Dielectric HfO2 3 nm 100 nm -
Drain
Si
3 nm 150 nm 5E18
Source 3 nm 140 nm 1E20
Substrate 50 nm 200 nm 1E16
圖 5-13 n 型與 p 型 TFET 結構三示意圖
圖 5-14 n 型 TFET 結構三的轉移特性圖
圖 5-16 n 型 TFET 結構三在開狀態時的穿隧電子生成率
圖 5-17 p 型 TFET 結構三在開狀態時的穿隧電子生成率
結構三的穿隧運作原理可以從開與關狀態時的能帶圖分析，這裡使用 p 型 TFET 的能帶圖來說明，如圖 5-18所示，由左至右分別為結構中的閘極、
氧化層、汲極與源極，紅色實線與藍色虛線分別代表開狀態與關狀態時能帶 的相對位置。在關狀態時，汲極端的價電帶高度尚未能夠使電子發生穿隧效 應至源極端的導電帶中；而閘極施加負偏壓時，汲極端的能帶受到偏壓的影 響而抬升，此時汲極與源極接面處能帶的高度差與距離允許穿隧機制發生，
故電子穿過能隙到源極端的導電帶上，電洞則是導入汲極端，使元件得以運 作。
圖 5-18 p 型 TFET 結構三在開與關狀態下的能帶圖
接著我們探討在結構三中，n 型 TFET 在次臨界區的特性曲線沒有 p 型 TFET 來的理想的原因，圖 5-19、5-20分別為 n 型與 p 型 TFET 閘極偏壓從 0 伏特開始，每增加正負 0.1 伏特時的穿隧電子生成率。由圖中可以發現，n 型 TFET 在閘極偏壓達到 0.4 伏特之前，穿隧電子是從左側端點開始生成，
代表此時的穿隧電流是由點穿隧機制所貢獻，而閘極偏壓達到 0.4 伏特時，
閘極下方才開始發生均勻的垂直穿隧機制。與 p 型 TFET 相比，閘極偏壓達 到 0.1 伏特時，下方就已經發生了均勻的垂直穿隧，隨著閘極偏壓的增加，
穿隧電子的生成率亦隨之提升，因此對應圖 5-14與圖 5-15便可以說明為何 n 型 TFET 在 0.4 伏特之前的特性曲線並沒有 p 型 TFET 來的理想。
圖 5-19 n 型 TFET 結構三閘極施加不同偏壓條件下的穿隧電子生成率
圖 5-20 p 型 TFET 結構三閘極施加不同偏壓條件下的穿隧電子生成率
此小節的最後，我們探討結構三在閘極偏壓往反向增加時，是否會出現 傳統 TFET 擁有的雙極 (Bipolar)特性。模擬結果如圖 5-21、5-22 所示，可 以看出無論在 n 型或是 p 型 TFET 中，都沒有出現此種現象。原因在於傳統 平面型 TFET 是透過改變通道處能帶的方式來造成穿隧機制的發生，因此無 論閘極施加的是正偏壓或是負偏壓，只要通道能帶的位置夠高或夠低，就會 在源極端或是汲極端發生穿隧現象，因此造成 TFET 擁有雙極特性。但結構 三的穿隧原理是透過改變汲極層的能帶位置，如圖 5-18 所示，當汲極層與 源極層之間的能帶高度差增加時，穿隧機制才會發生；因此閘極偏壓往反向 增加時，只會讓汲極層與源極層之間的能帶高度差減少，如此一來，也就不 會有穿隧現象的產生。
-1.2 -0.8 -0.4 0.0 0.4 0.8 1.2
5.2 元件參數優化設計
圖 5-24 p 型 TFET 在不同汲極厚度時的轉移特性圖
圖 5-25 p 型 TFET 在不同汲極厚度時的能帶分布
-1.2 -1.0 -0.8 -0.6 -0.4 -0.2 0.0 1E-16
1E-14 1E-12 1E-10 1E-8 1E-6
Id (A/um)
Vg (V)
3nm 5nm 10nm 15nm
接著改變源極的摻雜深度，同樣使用 3 奈米、5 奈米、10 奈米和 15 奈
圖 5-27 p 型 TFET 在不同源極厚度時的轉移特性圖
圖 5-28 n 型 TFET 中不同汲極摻雜濃度與開電流值的關係
Doping Concentration (Source) (cm-3)
Ion
Change S concentration
1E19 1E20
Change S concentration
Ion (A/um)
Doping Concentration (Source) (cm-3)
Ion
接著探討改變汲極摻雜濃度的情況，圖 5-30、5-31分別顯示兩種類型的
Doping Concentration (Drain) (cm-3) Ion (A/um) Change D concentration
10
圖 5-31 p 型 TFET 中不同源極摻雜濃度對開電流值與次臨界擺幅的關係
Doping Concentration (Drain) (cm-3)
Ion (A/um)
Change D concentration
SSmin (mV/dec)
圖 5-32 TFET 閘極長度的定義
圖 5-33 n 型 TFET 在不同閘極長度時的轉移特性圖
0.0 0.2 0.4 0.6 0.8 1.0 1.2
1E-16 1E-14 1E-12 1E-10 1E-8
1E-6 25nm 50nm 75nm 100nm
Vg (V)
Id (A/um)
0.0 1.0x10-6 2.0x10-6 3.0x10-6
圖 5-34 p 型 TFET 在不同閘極長度時的轉移特性圖
gate length (nm)
nTFET pTFET
5.3 不同磊晶材料對元件特性之影響
在完成結構三的參數優化設計之後，我們使用矽鍺取代部分的矽，希望 利用異質接面的特性來提升元件的開電流值。這裡分別就 n 型與 p 型 TFET 進行比較。
首先探討 n 型 TFET，我們分別將汲極層與源極層使用矽鍺取代矽，轉 移特性結果如圖 5-36 所示，可以看出無論將矽鍺置於汲極層或是源極層，
元件的開電流與次臨界擺幅都有提升的效果，雖然漏電流值也因此變大，但 仍然屬於可接受的值。造成此現象的原因，可以從圖 5-37、5-38進行說明。
圖 5-37 為分別使用矽與矽鍺在汲極層開狀態時的能帶圖，由於矽鍺的能隙
較矽來得小，使汲極層價電帶的位置提高，降低了穿隧路徑的長度，利用此 種方式增加穿隧機率；圖 5-38 則為分別使用矽與矽鍺在源極層開狀態時的 能帶圖，和上述的原理相同，提高了源極層的價電帶位置，使穿隧起點的位 置提高，利用此種方式增加穿隧機率。圖 5-39 為使用矽鍺在源極層開狀態 時的穿隧電子生成率，若將圖 5-39與圖 5-16 相比，可以發現穿隧電子的生 成率明顯提升了。因此無論是置於哪個區域，使用矽鍺材料與矽產生異質接 面的方式，都能夠提升元件的開電流值，但若要追求較大的開電流值，對於 n 型 TFET 而言，將矽鍺置於源極層會得到較好的效果。
圖 5-36 n 型 TFET 分別在汲極層與源極層使用矽鍺時的轉移特性圖
圖 5-37 n 型 TFET 使用矽鍺在汲極層開狀態時的能帶圖
0.0 0.2 0.4 0.6 0.8 1.0 1.2
1E-14 1E-12 1E-10 1E-8 1E-6 1E-4
Ion= 0.24 mA, SSmin= 15.7 mV/dec Ion= 1.09 uA, SSmin= 23.8 mV/dec
Ion= 0.44 mA, SSmin= 22.3 mV/dec
Id (A/um)
Vg (V)
w/o upper lower
圖 5-38 n 型 TFET 使用矽鍺在源極層開狀態時的能帶圖
圖 5-39 n 型 TFET 使用矽鍺在源極層開狀態時的穿隧電子生成率
對於 p 型 TFET 而言，將汲極層與源極層使用矽鍺取代矽的轉移特性結 果如圖 5-40 所示，一樣可以看出無論將矽鍺置於汲極層或是源極層，元件 的開電流與次臨界擺幅都有提升的效果，漏電流值也同樣有些微上升的情況。
造成此現象的原因，從圖 5-41、5-42 進行說明。圖 5-41 為分別使用矽與矽 鍺在汲極層開狀態時的能帶圖，與 n 型 TFET 相同，由於矽鍺的能隙較矽來 得小，使汲極層價電帶的位置提高，降低了穿隧路徑的長度，利用此種方式 增加穿隧機率；圖 5-42則是分別使用矽與矽鍺在源極層開狀態時的能帶圖，
這裡使用矽鍺雖然提高了源極層的價電帶位置，但我們無法直接看出對於穿 隧機制的幫助，只能從公式(2.7)當中的前因子項與指數因子項解釋，選用小 能隙的材料，能夠增加穿隧電流值。最後，圖 5-43 為使用矽鍺在汲極層開 狀態時的穿隧電子生成率，同樣的將與圖 5-17 相比，可以發現穿隧電子的 生成率也有明顯的提升。因此無論是置於哪個區域，使用矽鍺材料與矽產生 異質接面的方式，都能夠提升元件的開電流值，但若要追求較大的開電流值，
對於 p 型 TFET 而言，將矽鍺置於汲極層會得到較好的效果，這個結論與 n 型 TFET 恰好相反。
圖 5-40 p 型 TFET 分別在汲極層與源極層使用矽鍺時的轉移特性圖
圖 5-41 p 型 TFET 使用矽鍺在汲極層開狀態時的能帶圖 -1.2 -1.0 -0.8 -0.6 -0.4 -0.2 0.0 1E-14
1E-12 1E-10 1E-8 1E-6 1E-4
Id (A/um)
Vg (V) w/o
upper lower
Ion= 2.86 uA, SSmin= 12.0 mV/dec Ion= 0.56 mA, SSmin= 4.44 mV/dec Ion= 0.16 mA, SSmin= 1.53 mV/dec
圖 5-42 p 型 TFET 使用矽鍺在源極層開狀態時的能帶圖
圖 5-43 p 型 TFET 使用矽鍺在汲極層開狀態時的穿隧電子生成率
5.4 結合垂直穿隧與側向穿隧之結構探討
在前三個小節當中，我們已經設計出具有垂直穿隧機制的 TFET，並且 透過參數優化與異質接面方式得到理想的特性，此章的最後一個小節，我們 希望能夠將垂直穿隧與側向穿隧機制進行整合，希望能夠再次提升元件的效 能。圖 5-44 為結合垂直穿隧與側向穿隧機制的結構四，與結構三的差異處 在於改變源極右邊的位置，使得汲極的右側區域也與源極接觸，並且讓氧化 層與部分的源極重疊，如此一來，希望能夠在汲極的右側區域也能夠發生穿
在前三個小節當中，我們已經設計出具有垂直穿隧機制的 TFET，並且 透過參數優化與異質接面方式得到理想的特性，此章的最後一個小節，我們 希望能夠將垂直穿隧與側向穿隧機制進行整合，希望能夠再次提升元件的效 能。圖 5-44 為結合垂直穿隧與側向穿隧機制的結構四，與結構三的差異處 在於改變源極右邊的位置，使得汲極的右側區域也與源極接觸，並且讓氧化 層與部分的源極重疊，如此一來，希望能夠在汲極的右側區域也能夠發生穿