一種增進穿隧場效電晶體性能的新穎電流增強機制研究

全文

(1)國立臺灣師範大學機電科技學系碩士論文指導教授：劉傳璽博士莊紹勳博士一種增進穿隧場效電晶體性能的新穎電流增強機制研究 Performance Enhancement of Tunneling Field Effect Transistor by a New Current Enhancing Scheme. 研究生：張貫宇撰中. 華. 民. 國. 1. 0. 3. 年. 6. 月.

(2) Abstract Tunnel ﬁeld effect transistor (TFET) has attracted attention for sub-60 mV/decade subthreshold swing and very small OFF current (IOFF), and it serves as an attractive candidate for low-power applications. But one of the major engineering challenges of TFET is the boosting of its ION. A minimized subthreshold swing with a high on-current and low off-current is the key requirement for a TFET to be an ideal switching device. In this investigation, a novel vertical tunneling mechanism design to achieve more tunnel area of TFET is proposed to analyze the characteristic of ID-VG in TFET by two-dimensional (2D) Technology Computer Aided Design (TCAD). The analytic results show that vertical tunneling mechanism combined with silicon germanium (SiGe) heterojunction can be efficiently utilized to enhance the performance of TFET. Finally, we have demonstrated simple concepts to improve and optimize the contribution of vertical tunneling current in a combined vertical and lateral TFET. The results showed that the performance of TFET can be improved by the contribution from lateral tunneling.. Keywords: Tunnel FET, TCAD, Vertical tunneling mechanism, Heterojunction. i.

(3) 中文摘要過去數十年來，金氧半場效電晶體 (Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET)在半導體工程中扮演著相當重要的角色，但元件尺寸遵循著摩爾定律的法則微縮至今，亦遭遇到許多困難需要解決。穿隧型場效電晶體 (Tunnel Field Effect Transistor, TFET) 被視為其中一種相當有潛力能取代 MOSFET 的元件，由於 TFET 能夠擁有低於 60 mV/dec 的次臨界擺幅，以及非常小的漏電流，這些特點有利於 VD 的微縮，降低能源消耗的問題，因此適合應用在低功率的元件裡。但目前研究文獻均指出，TFET 最大的致命傷在於開狀態的電流值過低，大幅限制了 TFET 的發展性。因此本研究利用半導體模擬工具 (Technology Computer Aided Design, TCAD)，設計出一個具有垂直穿隧機制的結構，並探討在 n 型與 p 型 TFET 中，優化元件參數與使用異質接面的方式提升 TFET 性能，最後將具有垂直穿隧與側向穿隧機制的結構進行整合。結果顯示擁有大面積的垂直穿隧機制的確能夠有效提升穿隧電流，使用矽鍺與矽所形成的異質接面亦能夠幫助穿隧效應的產生，最後將兩種穿隧機制整合在同一元件上的概念，結果也顯示能夠提升元件的整體開電流，幫助克服 TFET 開電流值過小的問題。. 關鍵字：穿隧場效電晶體、半導體模擬工具、垂直穿隧機制、異質接面。. ii.

(4) 致謝兩年的碩士班生涯即將進入尾聲，過程時間雖短，收穫卻無比的充實，其中最感謝的是我的指導教授劉傳璽博士。劉老師秉持對教育的無比熱忱，並且不厭其煩的指導與教學，只為了讓初次接觸半導體專業領域的我，能夠快速且有系統地建立出扎實的基礎與完備的觀念，著實令我受益匪淺；更重要的是，劉老師訓練我解決問題的能力以及做人做事的態度，我相信這些都是能夠終身受用的重要觀念。這裡也要特別感謝我的共同指導教授-交通大學電子系的莊紹勳博士，莊老師在學術研究的領域中擁有極高的成就，在新竹接受指導的這一年，不僅幫助我擬定研究方向，更在研究遭遇瓶頸時，在專業領域上給予我許多實質且有用的建議，讓我能夠順利的完成這本論文。感謝師大研究室的榮皓學長、姿含學姐及關口育正學長，在碩一的期間接受了你們許多的照顧和關懷，讓我能夠迅速的融入這個大家庭。謝謝我的同學智馨、偉傑與峻華，雖然大家各自的研究主題不盡相同，但共同學習與相處，努力的為畢業打拼，這些都讓我體認到這一路上有你們陪伴，真的是相當幸運的一件事。感謝學弟宜憲、禹丞以及大學部的學弟們，忙碌的期間多虧有你們協助處裡研究室的大小事宜，讓我能夠心無旁鶩的持續研究。感謝交大實驗室的易叡學長，在研究進度停滯的那些日子裡，多虧有學長有經驗的協助與建議，才讓我的研究進度得以繼續前進。感謝嘉暉、健珉、品毅、賀凱以其他的學長學弟們，剛到交大的這段期間，受到你們許多的照顧和幫忙，幫助我重新適應環境，這裡也祝福大家都能夠順利地畢業。最後要特別感謝我的家人們，不僅讓我在求學的道路上沒有任何的壓力與負擔，更重要的是有你們無時無刻的支持與陪伴，我才能夠順利地走完這段人生中重要的路程，這份成就不僅屬於我，也是屬於你們的。 iii.

(5) 目錄第一章緒論 .......................................................................................................... 1 1.1 電晶體的微縮 .......................................................................................... 1 1.2 穿隧型場效電晶體 .................................................................................. 1 1.3 論文研究方向 .......................................................................................... 2 第二章文獻探討 .................................................................................................. 3 2.1 金氧半場效電晶體 .................................................................................. 3 2.1.1 電晶體之結構 ............................................................................... 3 2.1.2 電晶體之操作性能........................................................................ 6 2.1.2.1 輸出特性 ............................................................................. 6 2.1.2.2 次臨界特性 .......................................................................... 8 2.2 先進製程元件 .......................................................................................... 9 2.2.1 應變矽技術 ................................................................................... 9 2.2.2 鰭式電晶體 .................................................................................. 13 2.3 穿隧型場效電晶體 ................................................................................. 14 2.3.1 元件基本特性 ............................................................................. 15 2.3.2 基礎穿隧理論 ............................................................................. 17 2.3.3 性能優化設計 ............................................................................. 18 2.3.3.1 使用異質接面方式優化 TFET ......................................... 19 2.3.3.2 設計結構方式優化 TFET................................................. 25 2.3.3.3 改變穿隧方式優化 TFET .................................................. 33 第三章模擬與研究方法 .................................................................................... 41 3.1 TCAD 模擬軟體簡介 ............................................................................ 41 3.2 元件結構編輯工具 ................................................................................ 42 iv.

(6) 3.3 電特性模擬工具 .................................................................................... 43 第四章傳統平面 TFET 之元件特性探討與優化 ............................................ 44 4.1 不同介電層厚度對電晶體特性之影響 ................................................ 45 4.2 不同摻雜濃度對電晶體特性之影響 .................................................... 46 4.3 不同通道長度對電晶體特性之影響 .................................................... 51 第五章雙向穿隧型 TFET 之元件設計與優化 ................................................ 53 5.1 不同結構對電晶體特性之影響 ............................................................ 53 5.2 優化元件模擬參數 ................................................................................ 69 5.3 不同磊晶材料對元件特性之探討 ........................................................ 78 5.4 結合垂直穿隧與側向穿隧之結構探討 ................................................ 84 第六章結論與未來展望 .................................................................................... 87 6.1 穿隧型 TFET 電晶體特性 .................................................................... 87 6.2 未來展望 ................................................................................................ 92 參考文獻 .............................................................................................................. 93. v.

(7) 表目錄表 4-1 平面型純矽 TFET 元件設計參數 .......................................................... 44 表 5-1 結構一 TFET 元件設計參數 .................................................................. 54 表 5-2 結構二 TFET 元件設計參數 .................................................................. 57 表 5-3 結構三 TFET 元件設計參數 .................................................................. 62 表 6-1 本研究結果與參考文獻矽元件的參數比較表 ...................................... 89 表 6-2 本研究結果與參考文獻矽鍺元件的參數比較表 .................................. 90. vi.

(8) 圖目錄圖 2-1 金氧半電容結構剖面示意圖 ..................................................................... 4 圖 2-2 n 型金氧半場效電晶體結構剖面示意圖 ................................................. 5 圖 2-3 理想 n 型 MOSFET 輸出特性 ID−VD 圖 .................................................. 6 圖 2-4 使用不同製程技術產生的單軸與雙軸應力 .......................................... 10 圖 2-5 n 型矽塊材與 MOSFET 在無應力以及〈110〉方向的單軸拉伸應力作用下導電帶的能谷分布 .......................................................................... 11 圖 2-6 p 型矽塊材與 MOSFET 在無應力以及〈110〉方向的單軸壓縮應力作用下價電帶的能帶分布 .......................................................................... 12 圖 2-7 鰭式電晶體結構示意圖 .......................................................................... 13 圖 2-8 TFET 與其他元件的轉移特性示意圖 ................................................... 14 圖 2-9 n 型與 p 型 TFET 結構示意圖 ............................................................... 15 圖 2-10 n 型與 p 型 TFET 能帶分佈圖 ............................................................... 16 圖 2-11 不同形式之異質接面示意圖 ................................................................ 19 圖 2-12 平面型 PTFET 於不同區域使用矽鍺材料 ............................................ 20 圖 2-13 結構一之轉移特性圖 ............................................................................ 21 圖 2-14 不同莫耳分率的矽鍺材料之會造成穿隧寬度的不同 ........................ 21 圖 2-15 閘極與源極重疊處的垂直切線能帶圖 ................................................ 22 圖 2-16 (a) 漸變濃度矽鍺元件、純鍺元件以及部分矽鍺元件之結構圖 (b)通道長度為 50 奈米的漸變濃度矽鍺元件能帶圖 .................................... 23 圖 2-17 漸變濃度矽鍺元件與純鍺元件在開狀態以及關狀態的能帶圖 ........ 23 圖 2-18 三種元件在不同通道長度條件下的轉移特性以及次臨界擺幅 ........ 24 圖 2-19 穿隧型超薄絕緣層覆矽元件模擬結構圖 ............................................ 25 圖 2-20 通道厚度對次臨界擺幅以及電流開關比值之影響 ............................ 26 圖 2-21 結合矽鍺磊晶層的垂直 TFET 結構圖 ................................................ 27 vii.

(9) 圖 2-22 固定閘極電壓時，不同汲極電壓對穿隧能障的影響 ........................ 27 圖 2-23 固定汲極電壓時，不同閘極電壓對穿隧能障的影響 ........................ 28 圖 2-24 不同設計參數元件在增加鍺濃度時對穿隧機率的影響 .................... 29 圖 2-25 不同設計參數元件在增加鍺濃度時對次臨界擺幅的影響 ................ 29 圖 2-26 不同設計參數元件在增加鍺濃度時對電流開關比的影響 ................ 30 圖 2-27 垂直 TFET 結構與其能帶分佈示意圖 ................................................ 31 圖 2-28 不同退火溫度與電流特性的關係 ........................................................ 31 圖 2-29 不同退火溫度與次臨界擺幅的關係 .................................................... 32 圖 2-30 傳統 TFET 元件與 gFET 結構示意圖 ................................................. 34 圖 2-31 閘極下方重疊區域能帶圖 .................................................................... 34 圖 2-32 穿隧電子與電洞的分佈區域 ................................................................ 35 圖 2-33 gFET 優化後能夠達到非常理想的特性.............................................. 35 圖 2-34 標準型、對稱型與非對稱型的雙閘極 TFET 結構示意圖 ................ 36 圖 2-35 使用 EHBTFET 結構模擬穿隧電子電洞與電流密度的分佈 ............ 37 圖 2-36 使用 EHBTFET 結構模擬之轉移特性 ................................................ 38 圖 2-37 結合應變矽技術的 TFET 結構圖 ........................................................ 39 圖 2-38 閘極下方能帶因應力引起的能帶分離而更靠近 ................................ 39 圖 2-39 元件的轉移特性圖與輸出特性圖以及不同狀態時的穿隧機率 ........ 40 圖 3-1 使用 SDE 設計之 3D 幾何結構 ............................................................. 42 圖 4-1 平面型純矽 TFET 元件結構 .................................................................. 44 圖 4-2 n 型 TFET 在不同介電層厚度時的轉移特性 ....................................... 45 圖 4-3 p 型 TFET 在不同介電層厚度時的轉移特性 ....................................... 46 圖 4-4 n 型 TFET 在改變源極摻雜濃度時的轉移特性 ................................... 47 圖 4-5 p 型 TFET 在改變源極摻雜濃度時的轉移特性 ................................... 47 圖 4-6 n 型 TFET 在改變汲極摻雜濃度時的轉移特性 ................................... 48 viii.

(10) 圖 4-7 p 型 TFET 在改變汲極摻雜濃度時的轉移特性 ................................... 49 圖 4-8 n 型 TFET 在改變通道摻雜濃度時的轉移特性 ................................... 50 圖 4-9 p 型 TFET 在改變通道摻雜濃度時的轉移特性 ................................... 50 圖 4-10 n 型 TFET 在改變通道長度時的轉移特性 ......................................... 51 圖 4-11 p 型 TFET 在改變通道長度時的轉移特性 ......................................... 52 圖 5-1 n 型與 p 型 TFET 結構一示意圖 ........................................................... 54 圖 5-2 n 型 TFET 結構一的轉移特性圖 ........................................................... 55 圖 5-3 p 型 TFET 結構一的轉移特性圖 ........................................................... 55 圖 5-4 n 型 TFET 結構一在開狀態的電場分布圖 ........................................... 56 圖 5-5 p 型 TFET 結構一在開狀態的電場分布圖 ........................................... 56 圖 5-6 n 型與 p 型 TFET 結構二示意圖 ........................................................... 58 圖 5-7 n 型 TFET 結構二的轉移特性圖 ........................................................... 58 圖 5-8 p 型 TFET 結構二的轉移特性圖 ........................................................... 59 圖 5-9 n 型 TFET 結構二在開狀態的電場分布圖 ........................................... 59 圖 5-10 p 型 TFET 結構二在開狀態的電場分布圖 ......................................... 60 圖 5-11 n 型 TFET 結構二在開狀態時的穿隧電子生成率 ............................. 60 圖 5-12 p 型 TFET 結構二在開狀態時的穿隧電子生成率 ............................. 61 圖 5-13 n 型與 p 型 TFET 結構三示意圖 ......................................................... 62 圖 5-14 n 型 TFET 結構三的轉移特性圖 ......................................................... 63 圖 5-15 p 型 TFET 結構三的轉移特性圖 ......................................................... 63 圖 5-16 n 型 TFET 結構三在開狀態時的穿隧電子生成率 ............................. 64 圖 5-17 p 型 TFET 結構三在開狀態時的穿隧電子生成率 ............................. 64 圖 5-18 p 型 TFET 結構三在開與關狀態下的能帶圖 ..................................... 65 圖 5-19 n 型 TFET 結構三閘極施加不同偏壓條件下的穿隧電子生成率 ..... 66 圖 5-20 p 型 TFET 結構三閘極施加不同偏壓條件下的穿隧電子生成率 ..... 67 ix.

(11) 圖 5-21 n 型 TFET 結構三閘極施加反向偏壓時的轉移特性圖 ..................... 68 圖 5-22 p 型 TFET 結構三閘極施加反向偏壓時的轉移特性圖 ..................... 68 圖 5-23 n 型 TFET 在不同汲極厚度時的轉移特性圖 ..................................... 69 圖 5-24 p 型 TFET 在不同汲極厚度時的轉移特性圖 ..................................... 70 圖 5-25 p 型 TFET 在不同汲極厚度時的能帶分布 ......................................... 70 圖 5-26 n 型 TFET 在不同源極厚度時的轉移特性圖 ..................................... 71 圖 5-27 p 型 TFET 在不同源極厚度時的轉移特性圖 ..................................... 72 圖 5-28 n 型 TFET 中不同汲極摻雜濃度與開電流值的關係 ......................... 73 圖 5-29 p 型 TFET 中不同汲極摻雜濃度與開電流值的關係 ......................... 73 圖 5-30 n 型 TFET 中不同源極摻雜濃度對開電流值與次臨界擺幅的關係 . 74 圖 5-31 p 型 TFET 中不同源極摻雜濃度對開電流值與次臨界擺幅的關係 . 75 圖 5-32 TFET 閘極長度的定義 ......................................................................... 76 圖 5-33 n 型 TFET 在不同閘極長度時的轉移特性圖 ..................................... 76 圖 5-34 p 型 TFET 在不同閘極長度時的轉移特性圖 ..................................... 77 圖 5-35 n 型與 p 型 TFET 在不同閘極長度時對開電流值的關係 ................. 77 圖 5-36 n 型 TFET 分別在汲極層與源極層使用矽鍺時的轉移特性圖 ......... 79 圖 5-37 n 型 TFET 使用矽鍺在汲極層開狀態時的能帶圖 ............................. 79 圖 5-38 n 型 TFET 使用矽鍺在源極層開狀態時的能帶圖 ............................. 80 圖 5-39 n 型 TFET 使用矽鍺在源極層開狀態時的穿隧電子生成率 ............. 80 圖 5-40 p 型 TFET 分別在汲極層與源極層使用矽鍺時的轉移特性圖 ......... 82 圖 5-41 p 型 TFET 使用矽鍺在汲極層開狀態時的能帶圖 ............................. 82 圖 5-42 p 型 TFET 使用矽鍺在源極層開狀態時的能帶圖 ............................. 83 圖 5-43 p 型 TFET 使用矽鍺在源極層開狀態時的穿隧電子生成率 ............. 83 圖 5-44 n 型與 p 型 TFET 結構四示意圖 ......................................................... 84 圖 5-45 n 型 TFET 結構四的轉移特性圖 ......................................................... 85 x.

(12) 圖 5-46 p 型 TFET 結構四的轉移特性圖 ......................................................... 85 圖 5-47 n 型 TFET 結構四在開狀態時的穿隧電子生成率 ............................. 86 圖 5-48 p 型 TFET 結構四在開狀態時的穿隧電子生成率 ............................. 86 圖 6-1 本研究結果與參考文獻中矽元件的性能比較圖 ................................... 88 圖 6-2 本研究結果與參考文獻中矽鍺元件的性能比較圖 ............................... 90. xi.

(13) 第一章緒論 1.1 電晶體的微縮積體電路在過去數五十年來不斷的發展與創新，並且遵循著摩爾定律 (Moore's law)的方向不斷的微縮電晶體尺寸，使積體電路能持續降低成本，提升效能，增加應用。但時至今日，電晶體的尺寸微縮已經越來越接近半導體在物理尺度上的極限，製程上也遭遇到許多的困難，除了在尺寸微縮上遭遇到阻礙之外，研究過程中也發現了許多以往沒有遭遇過的短通道效應與可靠度問題，因此如何克服或是找尋替代的方案，亦是目前所關注的重要議題之一。. 1.2 穿隧型場效電晶體穿隧效應 (Tunneling Effect)是電晶體微縮至奈米等級尺寸時常見的現象，對電晶體而言伴隨而來的大多是負面的效應居多，穿隧型場效電晶體 (Tunnel Field Effect Transistor, TFET)則是應用穿隧的原理做為控制電晶體開關的機制，在近年來被視為一種相當有潛力的元件。原因在於 TFET 並不同於 MOSFET 的操作機制，因此能夠避免許多在微縮尺寸時所遭遇到的短通道與可靠度問題，TFET 擁有低於 60 mV/dec 的次臨界擺幅，以及非常小的漏電流，這些特點有利於 VD 的微縮，降低能源消耗的問題，因此適合應用在低功率的元件中。但是 TFET 亦存在一些需要克服的問題，如開狀態的電流值過低、需要高濃度的摻雜以及摻雜位置的高精確度，這些都是未來發展 TFET 時所需要解決的目標。. 1.

(14) 1.3 論文研究方向本論文的研究方向主要為探討如何有效地提升 TFET 常見的開電流值過低問題，利用異質接面、設計結構與改變穿隧…等方式提升開電流值，並使用平面型純矽通道元件作為控制組，改變模擬時元件的重要參數進行優化，將改良前後之電特性結果進行比較，證實具有異質接面與垂直穿隧機制的結構能夠有效提升 TFET 特性。最後，將上述結構結合側向穿隧機制，用以得到最佳化的結果。. 2.

(15) 第二章. 文獻探討. 在二十一世紀的現代，電子產品已經成為現代社會結構中不可或缺的一部分，舉凡電腦、智慧型手機、網際網路以及其他數位電子用品等皆充斥在我們的日常生活當中。而在這些電子產品的背後，絕大部分都是由積體電路 (Integrated Circuit, IC)所組成。本篇論文的研究內容主要探討關於穿隧型場效電晶體 (Tunnel Field Effect Transistor, TFET)之特性，因此本章將會從基礎的金氧半場效電晶體 (Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET)之構造、運作原理以及重要特性開始介紹。. 2.1 金氧半場效電晶體 2.1.1 電晶體之結構金氧半電容 (Metal-Oxide-Semiconductor Capacitor)是在結構上使用金屬-氧化層-半導體的堆疊結構成為電容 (目前常見的 MOSFET 大多是使用重摻雜的多晶矽 (Poly-Silicon)來取代金屬作為其閘極材料)，氧化層的材料多半是二氧化矽，作為電容器中的介電層，下層的矽作為基極，而上層的多晶矽則是作為閘極 (Gate)用。此種電容是由介電層之厚度 (Thickness)與介電常數 (Dielectric Constant)來決定電容值，結構剖面如圖 2-1 所示。一般來說，在操作電容器時，將基極接地，閘極端施加偏壓，此時氧化層下方的半導體由於受到氧化層上方之閘極偏壓所影響，會產生出等量的感應電荷來維持整體的電中性，我們便可以藉由此種方式來改變半導體中電荷分布的狀態。. 3.

(16) 圖 2-1. 金氧半電容結構剖面示意圖. 圖 2-2 為一個 n 型金氧半場效電晶體 (n-type Metal-Oxide-Semiconductor Field Effect Transistor, n-MOSFET)的結構剖面示意圖，與圖 2-1 的金氧半電容在結構上最大的差異在結構的左右兩端分別多了源極 (Source)和汲極 (Drain)兩個區域，因此，MOSFET 為一個四端接點的元件；源極的主要目的在於提供多數載子的來源，相對的，汲極的目的在於接受多數載子。除此之外，各個區域不同的摻雜類型，將會形成不同類型的 MOSFET，以 n-MOSFET 為例，在基板的部分摻雜的是 p 型摻質，另外在閘極、源極和汲極的部分則是使用了濃度深的 n 型重摻雜；反之，在 p-MOSFET 中，基板部分使用 n 型摻雜，其他部分使用 p 型重摻雜。由於電晶體的核心結構即為上述所提的 MOS 電容器，因此當不同端點在適當的偏壓 (Bias) 條件下， MOSFET 就能夠產生開關的特性。以 n-MOSFET 為例，當閘極 ( 輸入端 ) 施以一個大於臨界電壓 (Threshold 4.

(17) Voltage, Vth)的正偏壓時，基板的表面將會產生由電子所形成的反轉層 (Inversion Layer)，此反轉層在源極和汲極之間形成讓載子 (Carrier)能夠流通的通道 (Channel)，此時的電晶體狀態稱為開狀態 (On State)；換言之，當閘極電壓小於臨界電壓或無施加偏壓時，由於反轉層通道無法形成，源極和汲極之間無法導通，此時只會有數量非常小的漏電流 (Leakage Current, Ioff)產生，此時的電晶體狀態稱為為關狀態 (Off State)；由上述的說明可以得知，我們控制元件開關狀態的關鍵在於反轉層通道的形成與否。. 圖 2-2. n 型金氧半場效電晶體結構剖面示意圖. 5.

(18) 2.1.2 電晶體之操作性能電晶體的各個端點在不同偏壓條件下，其操作性能亦會產生不同的表現，我們經常從特定的電流-電壓特性來判斷一個電晶體性能 (Performance)的優劣。因此以下對輸出特性 (Output Characteristics) 以及次臨界特性 (Subthreshold Characteristics)做簡短扼要的介紹。. 2.1.2.1 輸出特性輸出特性 (Output Characteristics)是由汲極電流 (ID)和汲極電壓 (VD)所構成的曲線，一般討論輸出特性時，會區分成三個不同的區域，分別為截止區 (Cutoff Region)、線性區 (Linear Region)以及飽和區 (Saturation Region)，如圖 2-3 所示，以下部分使用理想長通道電晶體元件的假設來探討不同區域電晶體的特性。. 圖 2-3. 理想 n 型 MOSFET 輸出特性 ID−VD 圖 6.

(19) 首先，當閘極電壓尚未達到臨界電壓之前 (VG <VT)，由於氧化層下方的基板表面尚未形成通道，源極與汲極之間並無導通路徑產生，因此在不考慮漏電流的狀態下，無論汲極電壓值為何，汲極電流皆為零，電晶體此時的操作區域稱為截止區。當閘極電壓超過臨界電壓 (VG >VT)，基板的表面將會產生反轉層，此反轉層作為載子的導通路徑，若汲極電壓小於閘極電壓減去臨界電壓的值 (VD < (VG−VT))，汲極電流和汲極電壓的關係會呈現出近似線性的曲線 (實際上是一個拋物線)，電晶體此時的操作區域稱為線性區，公式(2.1)為電晶體操作在線性區的汲極電流表示式。 𝐼𝐷 = 𝜇𝐶𝑜𝑥. 𝑊 𝐿. [(𝑉𝐺 − 𝑉𝑇 )𝑉𝐷 −. 𝑉𝐷 2 2. ]. (2.1). 其中，ID 為汲極電流，μ 為載子遷移率 (Carrier Mobility)，Cox 為氧化層電容值，L 為反轉層的通道長度，W 為反轉層的通道寬度，VG 為閘極偏壓， VT 為臨界電壓，VD 為汲極偏壓[1]。此外，我們將閘極電壓減去臨界電壓之值使用 VDsat 表示，作為通道開啟時，線性區與飽和區的臨界點，如公式(2.2)所示： 𝑉𝐷𝑠𝑎𝑡 = (𝑉𝐺 − 𝑉𝑇 ). (2.2). 最後，在上述的閘極偏壓條件下，當 VD ≥VDsat 時，電晶體的操作區域進入飽和區，此時的汲極電流表示式如公式(2.3)所示，由此式可以觀察到汲極電流不會再因為汲極電壓的增加而增加，但在實際的短通道元件中，由於通道長度調變 (Channel Length Modulation)和汲極引起的位能下降 (Drain Induce Barrier Lowering, DIBL)效應的影響，飽和區之汲極電流會有些微的提升。 1. 𝑊. 2. 𝐿. 𝐼𝐷𝑠𝑎𝑡 = 𝜇𝐶𝑜𝑥. (𝑉𝐺 − 𝑉𝑇 )2. (2.3). 7.

(20) 2.1.2.2 次臨界特性延續上一個小節，在理想的假設狀態下，通道尚未形成之前，汲極電流應該為零。但在實際情況上，由於基板表面受到閘極電壓的感應而達到弱反轉 (Weak Inversion)狀態時，會產生一微小的汲極電流，此電流亦稱為次臨界電流 (Subthreshold Current)，因此次臨界特性便是在探討元件的開關特性，將次臨界擺幅 (Subthreshold Swing, S.S.)定義為汲極電流和閘極電壓的斜率倒數值，如公式(2.4)所示[1]： 𝑆. 𝑆. ≡. 𝑑𝑉𝐺 𝑑(𝑙𝑜𝑔 𝐼𝐷. = 𝑙𝑛10 ). 𝑑𝑉𝐺 𝑑(𝑙𝑛 𝐼𝐷. = 2.3 ). 𝑑𝑉𝐺 𝑑(𝑙𝑛 𝐼𝐷 ). (2.4). 我們可以發現在次臨界擺幅的公式中，汲極電流的對數值和閘極電壓為. 倒數關係，因此次臨界擺幅越小，代表在相同的閘極電壓條件下能夠產生更大的汲極電流變化量，也意味著電晶體的開關特性越好。. 8.

(21) 2.2 先進製程元件在遵循摩爾定律的情況下，積體電路上元件尺寸的微縮是這數十年來的必然趨勢，希望能夠實現電晶體高密度以及高效能的願景。但在元件尺寸微縮的同時，也遭遇到了許多新的問題，這些問題一般統稱為短通道效應 (Short Channel Effect)。為了能夠持續微縮尺寸以及提高工作效能，近年來無論在材料、結構和製程上都陸續提出了許多新的觀念和技術。此一小節將會針對應變矽技術 (Strained Si Technology)以及鰭式電晶體 (Fin-FET)做一些文獻上的回顧及整理。. 2.2.1 應變矽技術應變矽技術亦稱作應變工程，最早由史丹佛大學與麻省理工學院的研究團隊所提出，是將矽長在矽鍺虛擬基板 (Silicon-Germanium Virtual Substrate) 上的方式來形成應變矽[2]。主要目的是藉由施加在元件內的應力，提升通道中載子的移動速度 (即載子遷移率)，進而提高電晶體的電流。由於應變矽技術與製程技術之節點並不衝突，因此在持續微縮電晶體尺寸之餘，亦可同時利用應變矽技術達到提升電晶體效能之目的。應變矽技術可依製程的不同區分為全域應變 (Global Strain)和局部應變 (Local Strain)兩種不同的製程技術，如圖 2-4 所示[3]；若從物理機制的觀點來探討，則可分為雙軸應變 (Biaxial Strain)與單軸應變 (Uniaxial Strain)兩種情形，接著說明應變矽技術的物理機制。. 9.

(22) 圖 2-4. 使用不同製程技術產生的單軸與雙軸應力[3]. 同前段所述，應變工程技術主要目的是提升通道中載子的載子遷移率，而載子遷移率的提升，主要原因是改變了載子的等效質量 (Effective Mass) 以及載子在能谷之間的散射率 (Intervalley Scattering Rate)；等效質量的改變是由於載子的重填 (Carrier Repopulation)與能帶的彎曲 (Band Warping)所造成，至於能谷散射率的改變是受到能帶分離 (Subband Splitting)以及態位密度改變 (Density of States, DOS)的影響。對電子而言，在元件尚未受到應變條件的作用之前，導電帶 (Conduction Band)上的六個能谷呈現簡併的狀態 (Degenerated)。當對元件施加〈110〉方向的單軸拉伸應力時，材料晶格的平面方向受到橫向應力的拉扯，垂直方向則是受到縱向應力的擠壓，此情形造成原本簡併狀態之能谷在能帶當中分布. 10.

(23) 的位置改變，平面方向的四個∆4 能谷 (Four-Fold Degenerate, ∆4)位置上升，在垂直方向的兩個∆2 能谷 (Two-Fold Degenerate, ∆2)位置下降，此時稱為能帶分離 (Subband Splitting)，如圖 2-5 所示[3]，電子會因為熱平衡的緣故填入能量較低的∆2 能谷，由於∆2 能谷在傳輸方向擁有較低的等效質量，因此使得電子的遷移率提升，也因為等效質量的改變，使得等效態位密度改變，態位密度的簡式如公式(2.5)所示[4]；除此之外，由於能帶分離，亦降低了能谷間載子的散射率，造成電子遷移率的提升。 2𝐷 𝑚𝐷𝑂𝑆 = √𝑚𝑥 𝑚𝑦. 圖 2-5. (2.5). n 型矽塊材與 MOSFET 在無應力以及〈110〉方向的單軸拉伸應力作用下導電帶的能谷分布 [3]. 11.

(24) 相同的，對電洞而言，在元件尚未受到應變條件的作用之前，價電帶 (Valence Band)上的重電洞帶 (Heavy Hole, HH)與輕電洞帶 (Light Hole, LH) 在 Γ 點附近為簡併的狀態，此時有大約 80%的電洞落在重電洞帶內，只有 20%的電洞落在輕電洞帶中[3]。當對元件施加〈110〉方向的單軸壓縮應力時，重電洞帶與輕電洞帶會發生彎曲以及分離的情況，如圖 2-6 所示[3]。此時位置較高的重電洞帶能量降低，並且會產生類似輕電洞帶的改變，使得傳輸方向的等效質量降低；相反的，位置較低的輕電洞帶能量提升，並且會改變成類似重電洞帶的狀態，傳輸方向的等效質量提高，電洞同樣會因為熱平衡的緣故填入能帶分離後能量較低的重電洞帶，同時也能帶分離的緣故，能帶間電洞的散射率下降，造成電洞遷移率的提升。. 圖 2-6. p 型矽塊材與 MOSFET 在無應力以及受到〈110〉方向的單軸壓縮應力作用下價電帶的能帶分布 [3] 12.

(25) 2.2.2 鰭式電晶體上一小節的應變矽技術是透過機械性質提升電晶體元件的輸出效能，而鰭式電晶體則是將傳統平面式的電晶體利用類似魚鰭般的結構改變成為立體元件，此種結構最先是由美國加州柏克萊大學胡正明教授研究團隊在 20 世紀末首次提出[5]，結構如圖 2-7 所示[6]。此種結構最大的特色是在通道外側擁有三面包覆的閘極，對通道的控制能力有顯著的提升，因此大幅降低了電晶體的漏電流；除此之外，由於鰭式電晶體能夠結合目前的製程技術生產製造，故能夠避免許多元件微縮進入奈米等級尺度時所遭遇到的製程問題。近年來，許多的研究團隊也使用如鍺元素通道[7]、應變矽技術[8]、高介電閘極氧化層與金屬閘極 (High-κ ＆ Metal Gate)[9]…等方式提升鰭式電晶體的效能，成為繼微縮元件尺度之外，另一種優化電晶體的主流方式。. 圖 2-7. 鰭式電晶體結構示意圖[6] 13.

(26) 2.3 穿隧型場效電晶體電晶體尺度微縮時至今日，已經逐漸逼近物理尺寸上的極限，製程上也遭遇到許多困難需要解決，因此近年來許多研究團隊開始尋求其他的替代方案。其中，穿隧型場效電晶體 (Tunnel Field Effect Transistor, TFET)被視為一種相當有潛力的元件，其中最大的特色在於 TFET 擁有低於 60 mV/dec 的次臨界擺幅，以及非常小的漏電流，這些特點有利於 VD 的微縮，降低能源消耗的問題，因此適合應用在低功率的元件裡，如圖 2-8 所示。但是 TFET 亦存在一些需要克服的問題，如開狀態的電流值過低、需要高濃度的摻雜以及摻雜位置的高精確度，這些都是未來發展 TFET 時所需要解決的目標。. 圖 2-8 TFET 與其他元件的轉移特性示意圖 14.

(27) 2.3.1 元件基本特性圖 2-9 為基本的 n 型與 p 型 TFET 結構圖，從圖中可以看出，一般的 MOSFET 與 TFET 在結構上沒有太大的差異處，唯一不同的地方在於摻雜類型，在 MOSFET 中源極與汲極摻雜類型是相同的，但在 TFET 中，源極與汲極摻雜類型是相反的，另外在通道的區域使用低濃度的摻雜，使得元件的摻雜分佈形成 p-i-n 的形式，配合適當的汲極偏壓將元件保持在逆偏的狀態下，此時在不同摻雜區域的接面處存在寬度與高度皆很大的能障，使得穿隧機制不容易發生，而且 n+型區中的多數電子以及 p+型區中的多數電洞亦受到高能障的限制而無法導通，這也是為什麼 TFET 能夠在關狀態時保持極低漏電流的主要原因[10]。另外在運作原理上，TFET 不同於 MOSFET 是靠大量載子來傳遞導通，而是藉由能帶調變後所產生的穿隧電子及電洞傳遞導通，穿隧原理能夠透過能帶圖做簡單的說明，圖 2-10 分別為 n 型與 p 型的 TFET 能帶圖。. 圖 2-9. n 型與 p 型 TFET 結構示意圖. 15.

(28) 圖 2-10 n 型與 p 型 TFET 能帶分佈圖以 nTFET 為例，在閘極尚未施加偏壓之前，能帶的狀態如圖中的實線，此時的元件為關狀態，當閘極施加了一個足夠大的正偏壓時，通道區的能帶受到偏壓的影響而下降，如圖中的紅色虛線，此時在通道表面與 p+區域的接面處，由於 p+區域的價電帶與通道的導電帶距離被拉近，使 p+區域中位於價電帶的電子穿透過能隙達到通道的導電帶上，並流入 n+區域中，上述行為稱作穿隧效應 (Tunneling Effect)。在一般的 MOSFET 中，我們定義主要載子的來源區域為源極，接收載子的區域為汲極，TFET 也是使用類似的概念，在 NTFET 中，p+摻雜區域定義為源極 (電子來源)，n+摻雜區域定義為汲極 (接收電子)。反之，在 pTFET 中，若閘極施加了一個足夠大的負偏壓，則通道區的能帶會受到偏壓的影響而抬升，如圖中上方虛線的狀態，此時在通道表面與 n+區域附近，由於通道的價電帶與 n+區域的導電帶距離被拉近，使位於價電帶內的電子能夠穿過能隙達到 n+區域的導電帶上，而電洞則是流入 p+區域中；因此在 PTFET 中，n+摻雜區域定義為源極 (電洞來源，但實際上電洞是來自通道中)，p+摻雜區域定義為汲極 (接收電洞)。. 16.

(29) 2.3.2 基礎穿隧理論 TFET 的導通條件定義為穿隧行為發生的時機，因此電子的穿隧機率與元件輸出特性有很大的關聯，由參考文獻中可知，開狀態下電子在能帶間的穿隧機率如公式(2.6)所示[11]： 𝑇(𝐸 ) = 𝑒𝑥𝑝 (−. 4√2𝑚∗ 𝐸𝑔 3/2 𝜀𝑆𝑖 𝑡 𝑡 ) ∆𝛷 √ ̅ 3|𝑒|ℎ (𝐸𝑔 +∆𝛷) 𝜀𝑜𝑥 𝑜𝑥 𝑆𝑖. (2.6). 其中，m*為載子的等效質量 (Carrier Effective Mass)，Eg 為能隙 (Band Gap)，e 為電子電量 (Electron Charge)，h̅為約化普朗克常數(Reduced Plank’s Constant)，ΔΦ 為穿隧發生處的相對能隙差，εSi、εox、tSi、tox 分別為矽與氧化層的介電常數以及厚度。從上述的參數中可以觀察到，降低等效質量、使用高介電係數材料以及減少氧化層厚度都和傳統 MOSFET 的優化方針相同 (提升載子遷移率以及增加氧化層電容值)，搭配能隙小的材料亦能夠有效的增加穿隧機率；除此之外，由於穿隧發生位置的相對能隙差是由閘極偏壓所控制，而閘極偏壓對於穿隧機率之間呈現指數的關係，這意味著當元件從關狀態進入導通狀態時，穿隧機率會以指數倍的速度增加，如此一來穿隧電流也會瞬間大量的產生，因此 TFET 能夠擁有相當小的次臨界擺幅。亦由於 TFET 與傳統 MOSFET 的工作原理並不相同，因此常見的飽和電流公式(公式(2.3))並不適用在 TFET 上，而是使用穿隧電流來表示，如公式(2.7)所示[12]： 𝐵. 𝐼𝑡 = 𝑎𝑟𝑒𝑎 ∙ 𝐴𝑉𝑒𝑓𝑓 𝜀 ∙ 𝑒𝑥𝑝 (− ). (2.7). 𝜀. 𝐴=. √2𝑚∗ 𝑞3 ̅ 2 𝐸𝑔 1/2 4𝜋 2 ℎ. (2.7a). 𝐵=. 4√2𝑚∗ 𝐸𝑔 3/2 ̅ 3𝑞ℎ. (2.7b). 其中，Veff 為穿隧發生處的相對費米能階差值，ε 為電場，A、B 分別為前因子項與指數因子項，接著將公式(2.7)帶入泰勒展開式簡化後可以得到： 17.

(30) 𝐵. 𝐼𝑡 = 𝑎𝑟𝑒𝑎 ∙ 𝐴𝑉𝑒𝑓𝑓 𝜀 ∙ (1 − ) = 𝑎𝑟𝑒𝑎 ∙ 𝐴𝑉𝑒𝑓𝑓 (𝜀 − 𝐵). (2.8). 𝜀. 從上式可以看出穿隧電流與穿隧面積相關，若先不考慮面積的因素，對公式(2.8)進行單位分析整理後得到： 𝐼𝑡 = 𝑎𝑚𝑝 ∙ 𝑐𝑚−2 =. 𝐹 𝑐𝑚2. ∙. 𝑐𝑚 𝑠𝑒𝑐. ∙. 𝑣𝑜𝑙𝑡 𝑐𝑚. = 𝐶𝑜𝑥 𝑉𝑠𝑎𝑡 (𝑉𝑔 − 𝑉𝑇 ). 1 𝑐𝑚. (2.9). 從上式我們可以整理出，當不考慮穿隧面積與元件寬度時，可以得到穿隧電流與 MOSFET 電流相似的地方： 𝐴𝑉𝑒𝑓𝑓 ~𝐶𝑜𝑥 𝑉𝑠𝑎𝑡 、 𝐵~𝑉𝑇. (2.10). 最後回到公式(2.7)可以發現，前因子項主要影響 TFET 的性能，指數因子項則是影響次臨界擺幅的參數，因此若想要得到理想的穿隧電流特性，前因子項越大越好，而指數因子項則是越小越好。. 2.3.3 性能優化設計目前 TFET 研究的主要目標，在於如何有效的提升開電流，而不使 TFET 原本的優點消失 (低的漏電流以及小的次臨界擺幅)。主要的研究方向有兩種，其中一種是在穿隧區域使用兩種不同的材料，使材料接面處形成異質接面 (Heterojunction)，如此能讓接面位置的能帶分布產生較大的相對高度差，在開狀態時能夠降低元件穿隧能障的高度與寬度，使穿隧機制發生的可能性提升，能夠有效的增加開狀態電流；但相對的，在關狀態時也會因為相同的原因使得漏電流有些許的提升，常見的組合如矽鍺與矽的搭配；另一種則是針對元件結構的設計進行改良，目的在於增加發生穿隧區域的面積，此種方式也能夠提升開狀態電流，但由於元件微縮的原則，若為了增加穿隧區域而增加元件尺寸是較為不實際的做法，因此希望能夠透過不同的設計結構來達到這個目標，此小節將針對相關的研究作一部分的整理與回顧。 18.

(31) 2.3.3.1 使用異質接面方式優化 TFET 一般的 TFET 元件都是使用相同的材料製作，因此在穿隧發生的區域屬於同質接面(Homojunction)，接面兩側的能隙相等，利用不同的摻雜類型與濃度來調整相對位置，而異質接面 (Heterojunction)則是由兩種能隙大小不同，晶格大小相近的材料所形成的接面。圖 2-11 為常見的三種異質接面對準方式，左右兩邊的異質接面情況都不適合應用在 TFET 中，因為左邊的能帶分布需要非常大的閘極偏壓才能夠在接面處發生穿隧機制，相反的，右邊的接面能隙差距過大，會使 TFET 在沒有閘極偏壓的情形下就導通，因此也不是適合的形況；只有中間的能帶分布情形屬於理想的狀態，由於穿隧機率與能帶分布的位置有相當大的關係，因此若選用適合的材料與摻雜形成異質接面，就能夠大幅的提升 TFET 性能。. 圖 2-11 不同形式之異質接面示意圖. 19.

(32) 圖 2-12[13]為三個平面型的 PTFET，差異在於將矽鍺材料使用在不同區域中，由圖中可以發現，矽鍺材料都使用在發生穿隧機制的區域，使用這種方式的目的在於利用矽鍺能隙較純矽能隙小的特性，能夠使穿隧機制更加容易發生。以結構一為例，由圖 2-13[13]的轉移特性圖可以看出，使用莫耳分率較高的矽鍺材料，開電流與次臨界擺幅都擁有較好的表現。但是當莫耳分率達到 0.5 時，開電流卻反而有些許的下降，此種現象的原因在於 Si0.5Ge0.5 在源極內的穿隧距離拉長了，使得穿隧機率降低的緣故，如圖 2-14 所示 [13]。. 圖 2-12 平面型 PTFET 於不同區域使用矽鍺材料[13]. 20.

(33) 圖 2-13 結構一之轉移特性圖[13]. 圖 2-14 不同莫耳分率的矽鍺材料之會造成穿隧寬度的不同[13]. 此結構設計的另一特點在於閘極與源極有部分重疊處，目的是讓源極在開狀態時受到閘極偏壓的影響，重疊部分下方的能帶會提高，因此源極內部. 21.

(34) 會產生垂直穿隧的現象，能帶的狀態圖如圖 2-15 所示[13]，這種機制稱為因閘極引起的源極穿隧 (Gate Induced Source Tunneling, GIST)，GIST 能夠提供額外的穿隧載子數量，對開電流的提升有所貢獻。. 圖 2-15 閘極與源極重疊處的垂直切線能帶圖[13]. 也有研究團隊提出了漸變濃度的矽鍺分布元件，並利用雙閘極搭配 High-κ 介電層材料的方式來提升開電流同時抑制漏電流的增加，如圖 2-16 所示[14]，使用漸變濃度的目的是為了產生漸變的能帶分布，從圖 2-17[14] 可以看出，當元件在開狀態時，電子從通道價電帶穿隧至汲極導電帶有較低的能障高度與寬度，使穿隧機率提高，而在關狀態時，通道價電帶與汲極導電帶的能障高度和寬度卻比原本的純鍺元件來得大，抑制穿隧機制的發生，使用這種結構搭配適當的閘極偏壓能夠精確控制穿隧能障高度與寬度，因此在提升了開電流的同時，也能夠抑制漏電流的增加。. 22.

(35) 圖 2-16 (a) 漸變濃度矽鍺元件、純鍺元件以及部分矽鍺元件之結構圖 (b)通道長度為 50 奈米的漸變濃度矽鍺元件能帶圖[14]. 圖 2-17 漸變濃度矽鍺元件與純鍺元件在開狀態以及關狀態的能帶圖[14] 23.

(36) 除此之外，漸變濃度矽鍺元件受到短通道效應的影響相當小，原因是汲極端有較大的能隙，因此比較不容易受到汲極電壓的影響。由能帶狀態說明，在關狀態時，長通道元件對於穿隧機制並沒有太大的影響，但在短通道元件中，較大的能隙能夠提供大的能障高度和寬度，因此可以有效抑制穿隧機制的產生。從圖 2-18[14]可以看出上述三種不同結構的元件分別將通道長度自 50 奈米微縮至 5 奈米時的轉移特性，純鍺元件受到短通道效應的影響明顯的與通道長度成正相關，而部分矽鍺元件在通道長度低於 20 奈米後也出現了較嚴重的短通道效應，漸變濃度矽鍺元件則是在通道長度持續微縮至 5 奈米時依舊能夠保有相當好的開關特性，而且次臨界擺幅隨著通道長度微縮持續降低，也是相當樂見的情況。. 圖 2-18 三種元件在不同通道長度條件下的轉移特性以及次臨界擺幅[14]. 24.

(37) 2.3.3.2 設計結構方式優化 TFET 超薄絕緣層覆矽元件 (Ultra Thin Body – Silicon On Insulater, UTB-SOI) 結構的 TFET，結構如圖 2-19[15]所示，此種結構應用在 MOSFET 上能夠有效抑制短通道效應以及漏電流。此篇文獻探討了通道厚度對於元件的次臨界擺幅以及電流開關比值 (Ion/Ioff Ratio)的影響，模擬結果如圖 2-20[15]所示，可以發現電流開關比隨著厚度增加而提升，但是當通道厚度超過 3 奈米之後，曲線達到類似飽和的狀態，接著開始出現些微下降的趨勢，次臨界擺幅也是在通道厚度 3 奈米附近擁有最佳值。產生此種現象的原因在於通道內的電場會隨著通道厚度增加而減少，從公式(2.6)可以明白穿隧機率與閘極電壓是呈現指數倍的關係，因此較厚的條件下會需要更大的閘極偏壓才能夠達到相同的電場，故次臨界擺幅值會上升；另外在通道厚度低於 3 奈米時，電流開關比值不理想的原因是因為通道內的等效態位密度(DOS)過小，因此在電場強度與穿隧機率都很高的條件下，開電流值仍然偏低。. 圖 2-19 穿隧型超薄絕緣層覆矽元件模擬結構圖[15]. 25.

(38) 圖 2-20 通道厚度對次臨界擺幅以及電流開關比值之影響[15]. 除了與 MOSFET 相仿的平面型結構之外，垂直結構的 TFET 也是許多研究團隊有興趣的研究方向，將原本的 p-i-n 結構從平面分佈改變為垂直堆疊，閘極從側面包覆通道，如圖 2-21[16] 所示。由上述的研究顯示，在穿隧位置使用能隙較小的半導體材料的確能夠有效的提升 TFET 的開電流，而這些材料大部分都可以使用低溫磊晶的製程方式製作在元件上，這種方式除了能夠得到薄的磊晶層厚度之外，摻雜濃度的分佈也能夠控制在理想的範圍。圖 2-22、2-23 [17] 分別為元件在不同汲極電壓與閘極電壓條件下的能帶圖，從圖中可以看出，在通道長度為 0.1 微米時，汲極電壓對於穿隧能障的影響相當小，代表對元件的開電流影響有限，而閘極電壓則是影響穿隧能障的主要因素，所以元件開電流的關鍵主要受到閘極電壓的控制。. 26.

(39) 圖 2-21 結合矽鍺磊晶層的垂直 TFET 結構圖[16]. 圖 2-22 固定閘極電壓時，不同汲極電壓對穿隧能障的影響[17]. 27.

(40) 圖 2-23 固定汲極電壓時，不同閘極電壓對穿隧能障的影響[17]. 在元件特性方面，圖 2-24、2-25、2-26[16] 為不同設計參數下 (氧化層厚度以及通道長度)，穿隧機率、次臨界擺幅與電流開關比在改變矽鍺磊晶層的鍺濃度時所產生的變化，結果與上述的研究結果有相同的趨勢，鍺濃度增加能夠持續降低穿隧能障的高度與寬度，而薄的閘極氧化層厚度使閘極對通道的影響較明顯，因此都能夠有效的提升元件的開電流，但在電流開關比方面，由於鍺濃度增加也使得臨界電壓持續下降，因此漏電流也隨之增加，電流開關比也就會持續的降低。. 28.

(41) 圖 2-24 不同設計參數元件在增加鍺濃度時對穿隧機率的影響[16]. 圖 2-25 不同設計參數元件在增加鍺濃度時對次臨界擺幅的影響[16]. 29.

(42) 圖 2-26 不同設計參數元件在增加鍺濃度時對電流開關比的影響[16]. 亦有文獻探討垂直結構 TFET 在不同的後退火溫度條件下對於元件特性的影響，結構與能帶分佈如圖 2-27[18]所示，此結構是在絕緣層覆矽晶圓表面磊晶一層鍺，搭配 L 型的閘極形成一垂直結構。退火後的元件特性如圖 2-28、2-29[18]所示，將元件於 150 ℃到 400 ℃的範圍中退火 30 分鐘，發現開電流並沒有明顯的改變，代表摻質並沒有因元件的加熱而移動，但漏電流會隨著退火溫度增加而減少，主要的原因在於元件經過高溫退火之後，氧化鋁和通道表面的表面缺陷密度 (Interface Trapped Density, Dit)會降低，改善了元件在關狀態時的漏電流，因此電流開關比與次臨界擺幅也會隨著退火溫度增加而增加。. 30.

(43) 圖 2-27 垂直 TFET 結構與其能帶分佈示意圖[18]. 圖 2-28 不同退火溫度與電流特性的關係[18]. 31.

(44) 圖 2-29 不同退火溫度與次臨界擺幅的關係[18]. 32.

(45) 2.3.3.3 改變穿隧方式優化 TFET 上述的文獻雖然將 TFET 改變為垂直結構，但在元件運作時，穿隧電流的方向平行於閘極方向，意指穿隧機制的產生只會發生在能帶分離的端點上，限制了元件的開電流大小。因此有研究團隊希望能將穿隧機制發生的方向從平行閘極方向改變成垂直閘極方向，與先前提到的因閘極引起的源極穿隧 (GIST)現象是類似的觀念，如此一來穿隧區域便能夠大幅度的提升。以下幾篇文獻分別透過適當的摻雜或是結構上的設計與搭配產生較大的穿隧區域，進一步的提升元件性能。首先，圖 2-30[19]左側是一個標準的平面型 TFET 結構，右側則是在 n 型源極區域的表面多了一個高濃度的 p 型摻雜區域，並將源極與閘極交疊在一起，此種結構稱為綠能電晶體 (Green Transistorg, gFET)，如此一來在元件開關時，閘極下方區域的能帶圖就如圖 2-31[19]所示。與標準 TFET 不同的地方在於閘極偏壓直接改變了表面的 p 型摻雜區能帶位置，因此穿隧機制發生的方向垂直於閘極，區域則是源極與閘極交疊的部分，圖 2-32[19]顯示了開狀態時電子與電洞的位置與傳輸的路徑，可以看出相對於傳統的元件，利用此一方式能夠大幅度的提升穿隧區域。元件特性如圖 2-33[19]所示，可以發現若將此種結構搭配能隙小的材料與薄的閘極氧化層，除了能夠達到高的開電流和小的次臨界擺幅，亦能夠使臨界電壓下降，但不會增加漏電流的值，而且降低了施加在汲極與閘極的電壓，對於元件微縮與能源問題都有相當大的幫助。. 33.

(46) 圖 2-30 傳統 TFET 元件與 gFET 結構示意圖[19]. 圖 2-31 閘極下方重疊區域能帶圖[19]. 34.

(47) 圖 2-32 穿隧電子與電洞的分佈區域[19]. 圖 2-33 gFET 優化後能夠達到非常理想的特性[19]. 35.

(48) 另外也有文獻將垂直穿隧的觀念使用雙閘極元件進行模擬，結構設計如圖 2-34[20]所示，最上方的結構是標準的雙閘極 TFET，中間結構是將原本的通道區微縮到靠近源極的地方，其他部分使用高摻雜降以低電阻值，下方則是把通道區分成上下兩部分，分別從源極與汲極端延伸出來，並上下交疊在兩個閘極的中間，此結構稱為電子電洞雙閘極場效電晶體 (Electron-Hole Bilayer Tunnel FET, EHBTFET)，這種結構與傳統結構的主要差異在於元件的性能不易受到接面輪廓品質的影響、穿隧面積增加、屬於垂直穿隧與能夠製作成 p 型和 n 型等特點。圖 2-35[20]顯示了模擬的結果，穿隧區域分佈在被閘極包覆的 pn 接面重疊處，穿隧面積和傳統元件相比增加了許多，而產生的電流則是沿著閘極分別被導入源極與汲極區。圖 2-36 [20]為元件的轉移特性圖，可以看出電流會隨著汲極電壓的增強而增加，這與圖 2-22 所顯示出的結果並不相同，主要是因為此結構中並沒有 i 層存在，因此 pn 接面處的能帶差值將會直接受到汲極電壓影響而改變。. 圖 2-34 標準型、對稱型與非對稱型的雙閘極 TFET 結構示意圖[20]. 36.

(49) 圖 2-35 使用 EHBTFET 結構模擬穿隧電子電洞與電流密度的分佈[20]. 37.

(50) 圖 2-36 使用 EHBTFET 結構模擬之轉移特性[20]. 最後一篇文獻是將 TFET 結合應變矽技術在垂直穿隧方式的結構上，先將 10 奈米厚的鍺磊晶在矽鍺基板上，再將 5 奈米厚的矽磊晶在鍺的上方，最後製作氧化層與閘極，結構如圖 2-37[21]所示。其能帶分布如圖 2-38[21] 所示，如同 2.2.1 節所提到的，由於應力所引起的能帶分離，使得接面處的導電帶與價電帶高度在關狀態時會更加的靠近，如此一來能夠在開狀態時造成更大的穿隧高度差，進而提升穿隧的機率。圖 2-39[21]可以看出元件在不同汲極電壓條件下，臨界電壓的偏移量相當小，代表閘極對通道有很好的控制能力，從輸出特性圖中發現電流進入飽和區之後有些微的下降，原因在於通道層內聚積了過多的載子，限制了電場的增加，間接降低了穿隧機率的發生，最後是不同狀態下的穿隧機率圖。. 38.

(51) 圖 2-37 結合應變矽技術的 TFET 結構圖[21]. 圖 2-38 閘極下方能帶因應力引起的能帶分離而更靠近[21] 39.

(52) 圖 2-39 元件的轉移特性圖與輸出特性圖以及不同狀態時的穿隧機率[21]. 40.

(53) 第三章. 模擬與研究方法. 在上一章的文獻探討中，可以看出 TFET 具有許多優異的元件特性，包含了極小的漏電流、極低的次臨界擺幅、大的電流開關比值…等等，這些特性適合應用在低功率元件上，因此普遍被認為是一個很有發展潛力的元件，甚至在未來有可能補強或取代目前的 MOSFET 元件。但就目前的研究成果看來，過小的開電流該如何提升依舊是 TFET 目前最大的難題，因此我們希望能夠設計出具有垂直穿隧機制的 TFET 結構，利用大的穿隧區域提升元件的開電流。本研究使用的模擬軟體為 Synopsys® Sentaurus，本章將簡單介紹此軟體以及相關的模擬工具。. 3.1 TCAD 模擬軟體簡介半導體製程與元件模擬軟體 TCAD (Technology Computer Aided Design) 在半導體發展的發展過程中扮演著相當重要的地位，原因在於 TCAD 是以半導體元件物理為基礎，透過數值運算所得到的結果，如此一來能夠針對不同類型的製程方式或是結構設計進行模擬，也能夠對元件的參數進行優化設計，大幅的降低了實驗的成本與時間。 Sentaurus TCAD 是由 Synopsys 公司開發的可製造性設計 (Design for Manufacturing, DFM)軟體。可以用來模擬積體電路的製程、元件物理特性與電路特性等[22]。下面對本研究中使用的元件結構編輯工具與電特性模擬工具做基本的說明。. 41.

(54) 3.2 元件結構編輯工具元件結構編輯器 (Sentaurus Device Editor, SDE)，能夠創造或是編輯二維和三維的元件結構，並且與製程模擬工具 (Sentaurus Process)產生的元件結合，也能夠單獨使用 SDE，將製程中的擴散、薄膜、微影與蝕刻等步驟直接轉換成為幾何結構設計，如圖 3-1 所示。在 SDE 中，使用者可以透過圖形化輔助使用者操作介面 (Graphical User Interface, GUI)來產生或是編輯元件結構，同時設定元件的摻雜分布與網格條件[22]，建立出模擬的元件。在本研究中，設計結構的完整流程如下： 1.設計元件的幾何圖形結構 2.定義元件的電極分布位置 3.定義摻雜分佈的區域與濃度 4.定義不同區域的網格尺寸. 圖 3-1. 使用 SDE 設計之 3D 幾何結構 42.

(55) 3.3 電特性模擬工具電特性模擬工具 (Sentaurus Device)內建一維、二維和三維的元件物理模型，透過數值求解一維、二維和三維的波松方程式 (Poisson's Equation)、連續方程式 (Continuity Equation)與傳輸方程式 (Transport Equation)，可以準確預測元件內的電參數以及電特性[22]。本研究主要探討的機制為穿隧效應，因此物理模型的選擇是相當重要的，動態非局部路徑能帶穿隧模型 (Dynamic Nonlocal Path Band-to-Band Model)是根據動態的能帶輪廓定義穿隧的路徑，而不是預定義的非局部網格，因此適用在非均勻電場下的穿隧能障，以及異質接面上的穿隧計算[23]，是本次研究中最主要的物理模型。. 43.

(56) 第四章. 傳統平面 TFET 之元件特性探討與優化. 本研究之目標是設計出一個擁有理想特性的 TFET 結構，因此我們首先模擬一般的平面型純矽 TFET 的特性，探討不同設計參數對於平面型純矽 TFET 的影響，找出最佳化的結果之後，再將此結果作為對照組與新結構進行比較。表 4-1 為平面型純矽 TFET 的元件設計參數，結構如圖 4-1 所示，下面將對 n 型與 p 型 TFET 的特性分別進行比較。. 表 4-1 平面型純矽 TFET 元件設計參數 Doping Material. Thickness. Length Concentration. Dielectric. HfO2. Source Drain Substrate. Si. 3 nm. 100 nm. -. 20 nm. 50 nm. 1E20. 20 nm. 50 nm. 1E20. 50 nm. 200 nm. 1E15. 圖 4-1 平面型純矽 TFET 元件結構 44.

(57) 4.1 不同介電層厚度對電晶體特性之影響首先探討的項目是介電層厚度對於 TFET 的影響，模擬中分別使用 3 奈米、5 奈米、10 奈米和 15 奈米四個不同的厚度條件進行。兩種類型的 TFET 轉移特性結果如圖 4-2、4-3 所示，可以看出臨界電壓的絕對值與次臨界擺幅皆隨著介電層厚度增加而增加，原因在於介電層厚度的增加使得閘極需要施加更大的偏壓，才能夠在通道中產生相同的電場讓穿隧效應發生；除此之外，也可以觀察到漏電流會隨著介電層厚度增加而減少，原因是增加了介電層的物理厚度能夠抑制從閘極至汲極的漏電發生，因此降低了整體的漏電流值。所以我們認為，在漏電流值為可接受條件下，介電層厚度應該愈薄愈好，如此才能夠得到較好的 TFET 電特性。. 1E-6. 3nm 5nm 10nm 15nm. Id (A/um). 1E-8 1E-10 1E-12 1E-14. Vd =1 V. 1E-16. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Vg (V). 圖 4-2. n 型 TFET 在不同介電層厚度時的轉移特性. 45.

(58) 1E-6. 3nm 5nm 10nm 15nm. Id (A/um). 1E-8 1E-10 1E-12 1E-14 Vd =-1 V. 1E-16. -1.2. -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Vg (V). 圖 4-3. p 型 TFET 在不同介電層厚度時的轉移特性. 4.2 不同摻雜濃度對電晶體特性之影響接著探討摻雜濃度對於 TFET 的影響，這裡分別改變源極摻雜濃度、汲極摻雜濃度與通道摻雜濃度三種情況進行討論。首先改變源極摻雜濃度，模擬中分別使用 1E20、5E19、1E19、5E18 和 1E18 五種不同的濃度條件進行。兩種類型的 TFET 轉移特性結果如圖 4-4、 4-5 所示，可以發現和上一小節相同，臨界電壓的絕對值與次臨界擺幅皆隨著摻雜濃度降低而增加，原因在於 TFET 的穿隧機制發生在源極與通道接面，當摻雜濃度降低時，源極的能帶位置會往通道的能帶位置靠近，如此一來，源極價電帶與通道導電帶之間的能障高度增加，是故閘極需要施加更大的偏壓，才能夠在源極與通道兩端產生夠大的能隙差值讓穿隧效應發生。. 46.

(59) 1E-9. Id (A/um). Vd =1 V. 1E20 5E19 1E19 5E18 1E18. 1E-7. 1E-11. 1E-13. 1E-15. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Vg (V). 圖 4-4. n 型 TFET 在改變源極摻雜濃度時的轉移特性. Vd =-1 V. 1E20 5E19 1E19 5E18 1E18. 1E-7. Id (A/um). 1E-9. 1E-11. 1E-13. 1E-15. -1.2. -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Vg (V). 圖 4-5. p 型 TFET 在改變源極摻雜濃度時的轉移特性. 47.

(60) 接著改變汲極摻雜濃度，同樣使用 1E20、5E19、1E19、5E18 和 1E18 五種不同的濃度條件進行模擬。兩種類型的 TFET 轉移特性結果如圖 4-6、 4-7 所示，元件的特性並沒有什麼改變，原因是 TFET 的穿隧機制發生在源極與通道接面，因此在通道長度夠長的前提下，改變汲極摻雜濃度，只會改變汲極與通道接面處的能帶分布，而對於源極與通道接面處幾乎不會有甚麼改變，因此汲極摻雜濃度對於穿隧效應並沒有直接的影響。. 1E20 5E19 1E19 5E18 1E18. 1E-7. Id (A/um). 1E-9. 1E-11. 1E-13 Vd =1 V. 1E-15. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Vg (V). 圖 4-6. n 型 TFET 在改變汲極摻雜濃度時的轉移特性. 48.

(61) 1E20 5E19 1E19 5E18 1E18. 1E-7. Id (A/um). 1E-9. 1E-11. 1E-13 Vd =-1 V. 1E-15. -1.2. -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Vg (V). 圖 4-7. p 型 TFET 在改變汲極摻雜濃度時的轉移特性. 最後探討改變通道摻雜濃度的情況，這裡使用 1E13、1E14、1E15、1E16 和 1E17 五種不同的濃度條件進行模擬。兩種類型的 TFET 轉移特性結果如圖 4-8、4-9 所示，元件的特性一樣幾乎沒有改變，原因是因為雖然 TFET 的穿隧機制發生在源極與通道接面，但是通道摻雜濃度與源極摻雜濃度相比仍然低上許多，因此接面處的空乏區絕大部分會落在通道內，故雖然通道摻雜濃度改變了，但在接面區域的能帶分布並不會受到太大的改變，因此對元件的特性並沒有直接的影響。從上述三種結果分析，可以發現 TFET 的特性對於源極摻雜濃度是相當敏感的，因此在設計元件參數時，源極的摻雜濃度是相當重要的一部分，也是影響 TFET 效能的主要原因之一。. 49.

(62) 1E13 1E14 1E15 1E16 1E17. 1E-7. Id (A/um). 1E-9. 1E-11. 1E-13 Vd =1 V. 1E-15. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Vg (V). 圖 4-8. n 型 TFET 在改變通道摻雜濃度時的轉移特性. 1E13 1E14 1E15 1E16 1E17. 1E-7. Id (A/um). 1E-9. 1E-11. 1E-13 Vd =-1 V. 1E-15. -1.2. -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Vg (V). 圖 4-9. p 型 TFET 在改變通道摻雜濃度時的轉移特性. 50.

(63) 4.3 不同通道長度對電晶體特性之影響最後比較的是通道長度對於 TFET 的影響，模擬時使用 10 奈米、20 奈米、30 奈米、50 奈米和 100 奈米五種不同的長度條件。兩種類型的 TFET 轉移特性結果如圖 4-10、4-11 所示，通道長度在低於 20 奈米之後，漏電流有明顯增加的趨勢，這是因為源極與汲極之間的距離已經低於穿隧路徑的長度，因此當閘極偏壓為零時，在源極與汲極之間會有穿隧效應的產生，這時的穿隧電流是漏電流增加的主要來源。從這裡也可以推測出，平面型 TFET 的通道長度微縮極限大約就是穿隧路徑的長度。. 1E-7. Vd =1 V. Id (A/um). 1E-9. 1E-11 10nm 20nm 30nm 50nm 100nm. 1E-13. 1E-15. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Vg (V). 圖 4-10 n 型 TFET 在改變通道長度時的轉移特性. 51.

(64) Vd =-1 V. 1E-7. Id (A/um). 1E-9. 1E-11 10nm 20nm 30nm 50nm 100nm. 1E-13. 1E-15. -1.2. -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Vg (V). 圖 4-11 p 型 TFET 在改變通道長度時的轉移特性. 52.

(65) 第五章. 雙向穿隧型 TFET 之元件設計與優化. 在上一章的研究中，我們對平面型純矽 TFET 進行模擬，並探討了不同的設計參數對於 TFET 特性的影響，最後選出具有最佳特性的平面型純矽 TFET 作為對照組，與本章所得到的模擬結果做一比較。本章在研究的流程上可分為四個部分，首先設計出具有垂直穿隧機制的結構，並比較與平面型 TFET 的差異，得到具有理想特性的結構之後，再探討不同設計參數對於 TFET 特性的影響，接著使用矽鍺材料產生異質接面的方式強化 TFET 的性能，最後將具有垂直穿隧與側向穿隧機制的結構進行整合，得到最佳化的結果，並對 n 型與 p 型 TFET 間的差異進行探討。. 5.1 不同結構對電晶體特性之影響首先探討元件的幾何結構設計，表 5-1 為結構一的元件設計參數，結構如圖 5-1 所示，左邊為 n 型 TFET，右邊則是 p 型 TFET，此結構與圖 2-21 類似，都是將原本的 p-i-n 結構從平面分佈改變為垂直堆疊，主要差異在於閘極的位置並不是包覆在側面，而是覆蓋在汲極上方。由於通道層與汲極層的厚度較薄，因此希望在施加閘極偏壓時，改變通道層與汲極層的能帶位置，形成垂直穿隧的機制。. 53.

(66) 表 5-1 結構一 TFET 元件設計參數 Doping Material. Thickness. Length Concentration. Dielectric. HfO2. Drain Channel. 3 nm. 100 nm. -. 3 nm. 150 nm. 1E18. 3 nm. 150 nm. 1E16. 50 nm. 200 nm. 1E18. Si Source (Substrate). 圖 5-1. n 型與 p 型 TFET 結構一示意圖. 轉移特性結果如圖 5-2、5-3 所示，圖中黑線為平面型 TFET 的轉移特性，紅線為結構一的轉移特性，可以發現元件的特性並沒有達到我們預期的效果，反而較原本平面型的特性來得差，我們認為造成此種現象的原因是因為元件中電場的分布所造成，如圖 5-4、5-5 所示，箭頭所指的方向為電場方向，不同顏色代表摻雜濃度的不同，由於元件垂直方向的摻雜分布是 p-i-n 的形式，因此元件內的電場分布也是呈現垂直方向的分布，也因為如此，限制了載子在元件內的移動與傳輸，使開狀態的電流值受到限制。. 54.

(67) 1E-5. Planer Str 1. Id (A/um). 1E-7 1E-9 1E-11 1E-13 1E-15 1E-17. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Vg (V). 圖 5-2. n 型 TFET 結構一的轉移特性圖. 1E-5. Id (A/um). 1E-7 1E-9 1E-11 1E-13 1E-15 1E-17. Planer Str 1. -1.2. -1.0. -0.8. -0.6. -0.4. -0.2. Vg (V). 圖 5-3. p 型 TFET 結構一的轉移特性圖. 55. 0.0.

(68) 圖 5-4. n 型 TFET 結構一在開狀態的電場分布圖. 圖 5-5. p 型 TFET 結構一在開狀態的電場分布圖. 56.

(69) 由上述結果可以了解，元件的電場分布也成了設計結構時必須考量的因素之一，我們希望能夠在元件中設計出有助於載子傳輸的電場分布，為了解決這個問題，我們提出第二種結構，表 5-2 為結構二的元件設計參數，結構如圖 5-6 所示，與結構一的差異處在於源極的摻雜範圍，原本的摻雜分布在整個基板上，結構二調整為只在通道下方與閘極重疊的部分，以及源極電極接點的區域使用高濃度摻雜，其他基板的位置只使用低濃度的摻雜。結構二的轉移特性結果如圖 5-7、5-8 所示，可以看出元件的性能已經能夠接近平面型 TFET 的等級，而性能提升的最大原因就在於摻雜方式的改變，如圖 5-9、 5-10 所示，由於降低了基板的摻雜濃度，可以看出原本呈現垂直方向分布的電場，會在源極-通道-汲極的區域中形成了一個使載子能夠移動與傳輸的路徑，因此開狀態的電流能夠大幅的提升。圖 5-11、5-12 則顯示了開狀態時 n 型與 p 型的穿隧電子生成率，從分布的位置來看，結構二的確擁有垂直穿隧機制的特性，也證明了此種結構設計能夠有效提升穿隧面積，進而增加穿隧電流的值。. 表 5-2 結構二 TFET 元件設計參數 Doping Material. Thickness. Length Concentration. Dielectric. HfO2. 3 nm. 100 nm. -. 5 nm. 150 nm. 5E18. 5 nm. 150 nm. 1E16. Source. 20 nm. 140 nm. 1E20. Substrate. 50 nm. 200 nm. 1E16. Drain Channel Si. 57.

(70) 圖 5-6. 1E-5. Planar Str 1 Str 2. 1E-7. Id (A/um). n 型與 p 型 TFET 結構二示意圖. 1E-9 1E-11 1E-13 1E-15 1E-17. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. Vg (V). 圖 5-7. n 型 TFET 結構二的轉移特性圖. 58. 1.2.

(71) 1E-5. Id (A/um). 1E-7 1E-9 1E-11 1E-13 Planar Str 1 Str 2. 1E-15 1E-17. -1.2. -1.0. -0.8. -0.6. -0.4. -0.2. 0.0. Vg (V). 圖 5-8. 圖 5-9. p 型 TFET 結構二的轉移特性圖. n 型 TFET 結構二在開狀態的電場分布圖. 59.

(72) 圖 5-10 p 型 TFET 結構二在開狀態的電場分布圖. 圖 5-11 n 型 TFET 結構二在開狀態時的穿隧電子生成率. 60.

(73) 圖 5-12 p 型 TFET 結構二在開狀態時的穿隧電子生成率. 克服了載子傳輸路徑的問題後，為了能夠再更進一步的提升元件效能，我們提出了第三種結構，表 5-3 為結構三的元件設計參數，結構如圖 5-13 所示，與結構二的差異處在於穿隧接面處的改變。結構三將通道層從元件中移除，目的是為了使閘極下方穿隧接面處的能帶分布更加陡峭，因此將 p-i-n 接面改變為 p-n 接面，除此之外，由於通道層被移除之後，大部分的空乏區位置會上移落在汲極當中，因此閘極對能帶的影響效果也會有所提升，這些因素都能夠提升穿隧機率的發生，進而改善穿隧電流的大小。結構三的轉移特性結果如圖 5-14、5-15 所示，與先前的結構相比，可以看出元件的性能無論是在開電流或是次臨界擺幅上，都能夠有大幅度的提升，背後的原因則如同上述。另外從圖 5-16、5-17 可以看出，結構三在開狀態下的穿隧機率，與結構二相比的確有所提升，這也驗證了移除通道層確實能夠使穿隧發生的機率提升，讓元件擁有更好的性能。 61.

(74) 表 5-3 結構三 TFET 元件設計參數 Doping Material. Thickness. Length Concentration. Dielectric. HfO2. Drain Source Substrate. Si. 3 nm. 100 nm. -. 3 nm. 150 nm. 5E18. 3 nm. 140 nm. 1E20. 50 nm. 200 nm. 1E16. 圖 5-13 n 型與 p 型 TFET 結構三示意圖. 62.

(75) 1E-5. Planar Str 1 Str 2 Str 3. Id (A/um). 1E-7 1E-9 1E-11 1E-13 1E-15 1E-17. Str3 : Ion= 1.09 uA, SSmin= 23.8 mV/dec Planar : Ion= 54.0 nA, SSmin= 34.8 mV/dec. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Vg (V). 圖 5-14 n 型 TFET 結構三的轉移特性圖. 1E-5. Id (A/um). 1E-7 1E-9 1E-11 1E-13 Planar Str 1 Str 2 Str3 : Ion= 2.86 uA, SSmin= 12.0 mV/dec Str 3 Planar : Ion= 30.2 nA, SSmin= 44.2 mV/dec. 1E-15 1E-17. -1.2. -1.0. -0.8. -0.6. -0.4. -0.2. Vg (V). 圖 5-15 p 型 TFET 結構三的轉移特性圖. 63. 0.0.

(76) 圖 5-16 n 型 TFET 結構三在開狀態時的穿隧電子生成率. 圖 5-17 p 型 TFET 結構三在開狀態時的穿隧電子生成率. 64.

(77) 結構三的穿隧運作原理可以從開與關狀態時的能帶圖分析，這裡使用 p 型 TFET 的能帶圖來說明，如圖 5-18 所示，由左至右分別為結構中的閘極、氧化層、汲極與源極，紅色實線與藍色虛線分別代表開狀態與關狀態時能帶的相對位置。在關狀態時，汲極端的價電帶高度尚未能夠使電子發生穿隧效應至源極端的導電帶中；而閘極施加負偏壓時，汲極端的能帶受到偏壓的影響而抬升，此時汲極與源極接面處能帶的高度差與距離允許穿隧機制發生，故電子穿過能隙到源極端的導電帶上，電洞則是導入汲極端，使元件得以運作。. 圖 5-18 p 型 TFET 結構三在開與關狀態下的能帶圖. 65.

(78) 接著我們探討在結構三中，n 型 TFET 在次臨界區的特性曲線沒有 p 型 TFET 來的理想的原因，圖 5-19、5-20 分別為 n 型與 p 型 TFET 閘極偏壓從 0 伏特開始，每增加正負 0.1 伏特時的穿隧電子生成率。由圖中可以發現，n 型 TFET 在閘極偏壓達到 0.4 伏特之前，穿隧電子是從左側端點開始生成，代表此時的穿隧電流是由點穿隧機制所貢獻，而閘極偏壓達到 0.4 伏特時，閘極下方才開始發生均勻的垂直穿隧機制。與 p 型 TFET 相比，閘極偏壓達到 0.1 伏特時，下方就已經發生了均勻的垂直穿隧，隨著閘極偏壓的增加，穿隧電子的生成率亦隨之提升，因此對應圖 5-14 與圖 5-15 便可以說明為何 n 型 TFET 在 0.4 伏特之前的特性曲線並沒有 p 型 TFET 來的理想。. 圖 5-19 n 型 TFET 結構三閘極施加不同偏壓條件下的穿隧電子生成率. 66.