設計結構方式優化 TFET

超薄絕緣層覆矽元件 (Ultra Thin Body – Silicon On Insulater, UTB-SOI) 結構的 TFET，結構如圖 2-19[15]所示，此種結構應用在 MOSFET 上能夠有 效抑制短通道效應以及漏電流。此篇文獻探討了通道厚度對於元件的次臨界 擺幅以及電流開關比值 (I_on/I_off Ratio)的影響，模擬結果如圖 2-20[15]所示，

可以發現電流開關比隨著厚度增加而提升，但是當通道厚度超過 3 奈米之後，

曲線達到類似飽和的狀態，接著開始出現些微下降的趨勢，次臨界擺幅也是 在通道厚度 3 奈米附近擁有最佳值。產生此種現象的原因在於通道內的電場 會隨著通道厚度增加而減少，從公式(2.6)可以明白穿隧機率與閘極電壓是呈 現指數倍的關係，因此較厚的條件下會需要更大的閘極偏壓才能夠達到相同 的電場，故次臨界擺幅值會上升；另外在通道厚度低於 3 奈米時，電流開關 比值不理想的原因是因為通道內的等效態位密度(DOS)過小，因此在電場強 度與穿隧機率都很高的條件下，開電流值仍然偏低。

圖 2-19 穿隧型超薄絕緣層覆矽元件模擬結構圖[15]

圖 2-20 通道厚度對次臨界擺幅以及電流開關比值之影響[15]

除了與 MOSFET 相仿的平面型結構之外，垂直結構的 TFET 也是許多 研究團隊有興趣的研究方向，將原本的 p-i-n 結構從平面分佈改變為垂直堆 疊，閘極從側面包覆通道，如圖 2-21[16] 所示。由上述的研究顯示，在穿 隧位置使用能隙較小的半導體材料的確能夠有效的提升 TFET 的開電流，而 這些材料大部分都可以使用低溫磊晶的製程方式製作在元件上，這種方式除 了能夠得到薄的磊晶層厚度之外，摻雜濃度的分佈也能夠控制在理想的範圍。

圖 2-22、2-23 [17] 分別為元件在不同汲極電壓與閘極電壓條件下的能帶圖，

從圖中可以看出，在通道長度為 0.1 微米時，汲極電壓對於穿隧能障的影響 相當小，代表對元件的開電流影響有限，而閘極電壓則是影響穿隧能障的主 要因素，所以元件開電流的關鍵主要受到閘極電壓的控制。

圖 2-21 結合矽鍺磊晶層的垂直 TFET 結構圖[16]

圖 2-22 固定閘極電壓時，不同汲極電壓對穿隧能障的影響[17]

圖 2-23 固定汲極電壓時，不同閘極電壓對穿隧能障的影響[17]

在元件特性方面，圖 2-24、2-25、2-26[16] 為不同設計參數下 (氧化層 厚度以及通道長度)，穿隧機率、次臨界擺幅與電流開關比在改變矽鍺磊晶 層的鍺濃度時所產生的變化，結果與上述的研究結果有相同的趨勢，鍺濃度 增加能夠持續降低穿隧能障的高度與寬度，而薄的閘極氧化層厚度使閘極對 通道的影響較明顯，因此都能夠有效的提升元件的開電流，但在電流開關比 方面，由於鍺濃度增加也使得臨界電壓持續下降，因此漏電流也隨之增加，

電流開關比也就會持續的降低。

圖 2-24 不同設計參數元件在增加鍺濃度時對穿隧機率的影響[16]

圖 2-25 不同設計參數元件在增加鍺濃度時對次臨界擺幅的影響[16]

圖 2-26 不同設計參數元件在增加鍺濃度時對電流開關比的影響[16]

亦有文獻探討垂直結構 TFET 在不同的後退火溫度條件下對於元件特性 的影響，結構與能帶分佈如圖 2-27[18]所示，此結構是在絕緣層覆矽晶圓表 面磊晶一層鍺，搭配 L 型的閘極形成一垂直結構。退火後的元件特性如圖 2-28、2-29[18]所示，將元件於 150 ℃到 400 ℃的範圍中退火 30 分鐘，發 現開電流並沒有明顯的改變，代表摻質並沒有因元件的加熱而移動，但漏電 流會隨著退火溫度增加而減少，主要的原因在於元件經過高溫退火之後，氧 化鋁和通道表面的表面缺陷密度 (Interface Trapped Density, D_it)會降低，改善 了元件在關狀態時的漏電流，因此電流開關比與次臨界擺幅也會隨著退火溫 度增加而增加。

圖 2-27 垂直 TFET 結構與其能帶分佈示意圖[18]

圖 2-28 不同退火溫度與電流特性的關係[18]

圖 2-29 不同退火溫度與次臨界擺幅的關係[18]