共源級與疊接組態分析與比較

V

g1

M

1 Power Matching Matching

Network

RF

in

RF

out

V

DD

圖 4-9 共源級阻抗匹配示意圖

由上一節模擬共源級電路，結果分析當頻率為 77 GHz 提供的最大穩定/可用 增益(MSG/MAG)頻率響應圖表現為 7 dB，然而在設計功率放大器時，必頇找出 電晶體的功率輸出最佳阻抗點，因此在匹配網路時並非是做一個完整的共軛匹配，

如圖 4-9，導致增益將低於 5 dB 甚至更低，若使用共源級組態來設計功率放大器，

則其增益可能達不到系統所需要之增益規格。疊接組態在增益上相對於共源級組 態提增許多，在設計高頻(77 GHz)之功率放大器，並不會有此增益上的困擾，因 此將採用疊接組態。

M

₁

Power Matching

RF

out

V

DD

V

g1 Matching

Network

RF

_in

V

_g2

圖 4-10 共源級阻抗匹配示意圖

疊接組態在電晶體大小的考量上主要是依據增益大小、最大輸出功率大小，

66

下圖為電晶體在指叉數為 20~30 時，模擬其最大穩定/可用增益(MSG/MAG)，當 77 GHz 模擬指叉數為 20、22、24、26，其 MSG 為 13.433 (dB)、12.364 (dB)、

11.404 (dB)、10.723 (dB)。

指叉數為 26 時，增益為 10.723 (dB)，此時以滿足系統所需之增益規格，因 此不選擇較小之電晶體，而選擇指叉數為 26，如圖 4-12(A)，相較於 24、22、20 有較高的功率輸出，如圖 4-12(B) 。

圖 4-11 疊接組態之不同指差數分析之最大穩定/可用增益(MSG/MAG)頻率響應圖

Power_contours

Frequency(77GHz) Maximum Power Delivered

,11.99 dBm

Frequency(77GHz)

Power_contours

Maximum Power Delivered ,11.41 dBm

67

(A) (B)

圖 4-12 load-pull 模擬疊接組態最大輸出功率以及功率負載點

4.2.5 三級串接放大器

E band 功率放大器設計常採用多級串接的方式提供系統足夠增益，如圖 4-13，

以及並聯方式來滿足系統所需之輸出功率。

Gain 1 (dB)

Gain 2 (dB)

Gain 3 (dB)

50 ohm

AMP 1 AMP 2 AMP 3

Drive stage Drive stage Power stage 50 ohm

RF

_in

RF

_out

圖 4-13 E 頻帶低雜訊放大器架構圖

 增益:在 n 級串接系統中整體系統增益如。

Gain(dB) = Gain₁(dB)+Gain₂(dB)+……+Gain_n(dB) (4.6)

 功率消耗: 串接系統中功率消耗，為各級功率消耗之總和。

P_dc =P_dc1+P_dc2+…..+Pdc(n) (4.7)

 效率(Efficiency)

效率主要辦別此電路設計上的直流功率轉換成輸出的射頻訊號功率之轉 換率，由於在設計功率放大器上，希望直流功率能完全轉換成輸出的交流訊 號功率，但實際上大部分能量將會轉換成熱能或其他功率上的損耗，因此在 設計電路上考量效率提升，效率提升也有助於減少功率上的損耗過多。功率 放大器之效率定義為:

𝜂_𝑡 = 𝑃_𝑜𝑢𝑡

𝑃_𝐷𝐶 + 𝑃_𝑖𝑛 (4.8)

 最大功率輸出(Maximum Power Delivered)

最大功率輸出為功率放大器最重要參數，通常會模擬電晶體，尋找其最 佳匹配位子，進而設計出最大功率放大器。

功率放大器主要是由三級 cascode 所組成，第三級為 power stage 提供較大的

68

power 輸出所以在最後輸出端做 power match 的匹配動作，而在第二級與第三級 之間的 inter stage 作為 power match 以及 conjugate match 的動作，第一級 drive stage 提供較大的增益及驅動 power，第二級為 Drive stage 也是提供較大增益以及 驅動 Power 至下一級，但為了減少不必要之功率消耗，必頇考量其電晶體大小設 計，在 Power stage 上最大輸出功率為 6 dBm，因此理論上，第二級之電晶體大小 為 Power stage 之四分之一，以推動 Power stage，但為了確保實際上電晶體放大 電路沒有意外，將提升一半(3 dBm)，而整體的大小為 1:2:4，電路圖架構由圖 4-14

69

4.2.6 偏壓電路設計考量

V

_DD

C2 = 6 pf C1 = 2.5 pf

RF signal DC

圖 4-15 偏壓電路設計圖

電晶體之偏壓電路設計上，為了區隔直流電壓以及射頻訊號，採用兩個電容 和一個電阻所組成兩路電路如圖 4-15 所示，分別掌管不同之頻率訊號，電容 C₁ 提供 E 頻帶訊號，一個小阻抗接至地，電容 C₁由式子 4.9 可以求得理想值為 2.5 pF，

而電容 C₂提供一個小阻抗於低頻訊號，因此串聯 15 歐姆使低頻訊號衰減，避免 在低頻產生不必要之震盪，而電容理想值採用 5.8 pF，進一步採用電磁模擬軟體 (SONNET)，分析 TSMC 90-nm 製程之實際電容值，實際上電容值並非只有電容 阻抗值，還會考量其寄生電感值，因此如圖 4-16 所示，隔離度在頻率 77 GHz 擁 有最低點，表示射頻訊號將在此有低阻抗流入地，並且在低頻損耗上也有不錯的 表現。

1

2𝜋𝑓_𝑐𝐶 = 1~5Ω (4.9)

70

isolation (dB)

圖 4-16 偏壓電路隔離度分析圖

4.2.7 匹配網路設計

在選擇完三級放大器組態後，接著將設計功率放大器匹配網路，匹配網路採 用薄膜微帶線(Thin Film Microstrip Line , TFMS line)實現，使用 TSMC 90 RF 1P9M CMOS 製程，第九層金屬作為訊號線，第一層金屬作為參考地，並採用特

Drive stage Drive stage Power stage

Noise 匹配(conjugate match)，第三級輸出採用 Power Matching，匹配網路設計順序將由 輸入級至輸出級，這是由於功率放大器的匹配網路設計首重輸出級的 Power Matching，故希望能先針對輸入級的匹配做精準的 Power Matching 設計，再設計

71

72

第一級與第二級間匹配-共軛匹配

當設計完輸入匹配網路後，接著設計第一級與第二級間匹配網路，如圖 4-19(b) 所示首先找出第一級疊接放大器輸出阻抗點(S₂₂)，接著模擬第二級疊接放大器 gain Circle，接著設計共軛匹配網路，如圖 4-19(a)所示使用串聯 TL4 再並聯 TL5 使阻抗匹配到 Gain Circle 以獲得最佳增益，而串接一小段的 TL6，是為了方便連

73

74

75

4.3 模擬結果

功率放大器採用 TSMC 1P9M 90 nm Mixed-mode 製程如圖 4-24 所示，使用 安捷倫 ADS (Advanced Design System)模擬其電路分析 S 參數，而架構上所採用 之傳輸線電路、電感、電容皆採用 SONNET 電磁模擬軟體進行全波電磁模擬其 數值，並帶回 ADS 進行模擬分析，操作頻率為 71 至 77 GHz，供應電壓為 2.4 V，

功率消耗為 204 mW，布局晶片面積為 0.596 ╳ 0.596 mm²，功率放大器模擬輸入 對應其輸出功率模擬結果如圖 4-23 所示，OP_1dB為輸入功率為-9dBm 時所輸出功 率為 10 dBm，輸出功率飽和點為 14 dBm，最高 PAE 為 10.996 %，功率放大器模 擬輸入反射損耗如圖 4-22 所示，頻率在 71 至 77 GHz 之輸入反射損耗皆大於 15 dB，輸出反射損耗由於匹配至最佳功率輸出點，因此輸出反射損耗表現上較為不 理想如圖 4-22 所示，皆大於 5 dB，而功率放大器增益表現方面，在頻率 71 至 77 GHz 皆為 20 dB 符合系統之規格，如圖 4-22 所示。

50 55 60 65 70 75 80 85 90

-30 -25 -20 -15 -10 -5 0 5 10 15 20 25

Gain (dB)

Frequency (GHz) S₁₁

S₂₂ S₂₁

圖 4-22 功率放大器之 S 參數模擬結果

76

-25 -20 -15 -10 -5 0 5 10

-6 -4 -2 0 2 4 6 8 10 12 14 16 18 20 22

Gain (dB) & Output Power (dBm) & PAE (%)

Input Power (dBm)

PAE (77GHz) Power Gain (77GHz) Output power (77GHz)

圖 4-23 功率放大器之 PAE、Power Gain、Output Power 模擬結果

4.4 模擬與量測結果

G S G

G S G G

2.4v 2.4v 2.4v

G

2.1v 0.9v 2.1v

圖 4-24 功率放大器之晶片顯影圖(面積:0.596 ╳ 0.596 mm²)

77

量測晶片採用 on wafer 方式量測，高頻訊號使用規格 G-S-G RF 探針量測，

偏壓採用直流探針提供，S 參數使用向量網路分析儀量測，IP_1dB使用訊號產生器 輸入訊號至晶片，晶片輸出訊號透過頻譜分析儀觀察，S 參數之增益表現方面，

量測結果與模擬結果相似，頻率 71 至 77 GHz 皆為 20 dB 以上，如圖 4-27 所示，

而輸入反射損耗表現方面，操作頻率於 71 至 77 GHz 時皆大於 5 dB，如圖 4-25 所示，輸出反射損耗表現方面，如圖 4-26 所示，操作頻率於 72 至 77 GHz 時皆 大於-10 dB，如圖 4-29 所示，當頻率操作於 77 GHz、V_DD為 2.4 V 時，OP_1dB為 9.2 dBm，功率飽和點為 12.5 dBm，最高之 PAE 為 9.6 %，當頻率操作於 76 GHz、

V_DD為 2.4 V 時，OP_1dB為 9.5 dBm，功率飽和點為 12.8 dBm，最高之 PAE 為 9.9 %，

表 4-2 為功率放大器之量測與模擬比較表。

68 70 72 74 76 78 80 82 84 86 88 90

-30 -28 -26 -24 -22 -20 -18 -16 -14 -12 -10 -8 -6 -4 -2 0

Input Return Loss (dB)

Frequency (GHz)

sim.

meas.

圖 4-25 功率放大器之輸入反射損耗

78

Output Return Loss (dB)

Frequency (GHz)

79

Frequency : 77 GHz

Gain (dB) & Output Power (dBm) & PAE (%)

Input Power (dBm)

Pout (meas.) Powergain (meas.) PAE (meas.) Pout (sim.) Powergain (sim.) PAE (sim.)

Frequency : 76GHz

Gain (dB) & Output Power (dBm) & PAE (%)

Input Power (dBm)

Pout (meas.) Powergain (meas.) PAE (meas.) Pout (sim.) Powergain (sim.) PAE (sim.)

圖 4-29 功率放大器之 PAE、Power Gain、Output Power 模擬與量測結果

80

P sat. (dBm) & OP 1dB (dBm)

Frequency (GHz)

P_sat. (dBm) OP_1dB (dBm)

圖 4-30 功率放大器之 Psat和 OP1dB量測結果

表 4-2 功率放大器量測與模擬比較表 77-GHz Power Amplifier

Simulation Measurement Frequency range(GHz) 71-77 GHz 71-77 GHz Power dissipation(mW) 204 182.4

S₁₁(dB) <-14 (71-77 GHz) <-4 @ 71-77 GHz

81

4.5 結果與討論

本設計於 77GHz 功率放大器，採用三級串接架構設計，第一、二級為 Drive Stage，第三級為 Power Stage 提供較高之功率以符合系統之需求，供應電壓設計 為 2.4 V，整體功率消耗 204 mW，晶片布局面積為 0.596 ╳ 0.596 mm²，量測與

82

Gain & Return Loss (dB)

Frequency (GHz)

83

在文檔中 應用於77 GHz汽車防撞雷達系統之毫米波積體電路設計 (頁 78-96)