第三章 E BAND 低雜訊放大器
3.2 E BAND 共源級組態與疊接組態比較分析
3.2.4 反射係數觀點分析
0 10 20 30 40 50 60 70 80 90 100 110 120 130 0.75
0.80 0.85 0.90 0.95 1.00 1.05
Reflection Coeffieient
Frequency (GHz)
S11
S22
k 圖 3-16 疊接組態輸入及輸出之反射係數模擬圖
由於疊接組態的阻抗高，因此輸出反射係數(out )大於 1 呈現不穩定的狀況，
故首先針對輸出端的共閘級組態穩定度做分析，如圖 3-16 所示，表 1-1 為在頻率 77 GHz 點針對穩定因子(K factor)、輸入輸出反射係數做模擬。
表 3-1 共閘級組態穩定因子&輸入輸出反射係數
Frequncy stabfact
S(1,1) S(2,2)77GHz 0.027 0.932 0.854 0.889
從表 3-1 可知共閘級電晶體在不接共源級電晶體時處於潛在不穩定(K<1,
<1)，如圖 3-17 所示，在掛載 50 歐姆時輸入輸出反射係數皆處於穩定狀態，為了 更進一步了解在哪些負載點將使輸出反射係數大於 1(out >1)，以下將針對輸入 穩定圓、輸出穩定圓做模擬分析。
25
M2
50 ohm
50 ohm
in
out DC block
DC block
DC block
DC feed
DC feed
Vg2
VDD
圖 3-17 共閘級組態輸入輸出反射係數示意圖
從圖 3-18(a)輸出穩定圓模擬可得知輸入反射係數(in)幾乎在所有輸出阻抗 點(穩定圓外)皆小於 1(in<1)，處於穩定的狀態，從圖 3-18(b)輸入穩定圓模擬可 得知輸出反射係數(out)在輸入穩定圓內小於 1 (out<1)，在輸入穩定圓外輸出反
射係數大於 1 (out>1)，由以上結果可得知疊接組態中的共源級組態(M1)輸出阻抗 (S22)必頇落在共閘級組態(M2)輸入穩定圓內，否則將使疊接組態輸出反射係數大 於 1 (out>1)。
Stable region
Frequency(77GHz)
L_StabCircle
Stable region
S_StabCircle
Frequency(77GHz)
(a) (b)
圖 3-18 共閘級組態穩定圓模擬(a)output stability circle(b)input stability circle
為了解共源級組態輸出阻抗(S22)，在頻率 77 GHz 下不同電晶體尺寸之阻抗 變化分佈，將針對共源級組態在不同指叉數下做輸出阻抗模擬(S22)，從圖 3-19 可
26
看出共源級輸出阻抗隨著電晶體的尺寸增加而變小，欲使疊接組態放大器輸出反 射係數小於 1 則需選擇指叉數大於 6 之尺寸，另一能使疊接組態放大器輸出反射 數小於 1 的方法，為在共源級放大器(M1)汲級(drain)端串接一電感，改變其輸出 阻抗使阻抗繞進穩定區，使共閘級組態輸出反射係小於 1 (out<1)。
M2 50 ohm
out DC block
DC block
DC feed
Vg2
VDD 50 ohm
DC feed
Input
Output
Number of finger 2~64
2 4 6 64
Frequency(77GHz)
S_StabCircleCommon Source ,S22
圖 3-19 共源級組態在不同指叉數下模擬輸出阻抗分佈史密斯圖
總結以上模擬分析可知，設計一疊接放大器，輸出反射係數小於 1，可利用 選擇較大電晶體尺寸抑或是選擇一適當電感來做設計，前者方式，選擇較大電晶 體尺寸適合功率放大器 (power amplifier) 設計，原因是其大尺寸之電晶體可以提 供較高之功率輸出，而低雜訊放大器訴求於較低之雜訊指數，過大之電晶體將會 提供較高之寄生電容，因此不適合採用，若增加尺寸換取穩定度，則最小雜訊指 數提升，最大穩定/可用增益下降，功率消耗也無法降低。後者方式，利用串聯電 感，適合低雜訊放大器 (low noise amplifier) 設計，由於低雜訊放大器要求最小 雜訊指數、最大穩定/可用增益，故選擇較小電晶體尺寸將得到最佳效能、較低功 耗，利用串聯電感來改善頻帶穩定度、提升增益、降低雜訊將是最好的選擇，但 此方法則不適合設計功率放大器，由於功率放大器設計要求大功率輸出，伴隨大 電流使電感實現不易等問題。
27
VDD Vg2
0.1 μm × 1.7 μm × 20
Port1
Port2
out
in
SM2
0.1 μm ×2 μm ×6
cs
S M1VDD
M1
Vg1
DC block
DC block DC feed
圖 3-20 共閘級組態掛載共源級輸出阻抗反射係數示意圖
分析疊接組態放大器輸出反射係數會大於 1，首先將疊接組態放大器拆成共 閘級組態與共源級組態，如圖 3-20 所示，並且針對共閘級組態做分析，將共源級 組態輸出阻抗視為共閘級輸入網路阻抗，共閘級輸出反射係數如式 3.19 所示，實 際共閘級電晶體為雙向性(bilateral)元件也就S12 0，此時 out S22與式中的第二 項有關，從式中第二項(S S12 21s) / (1 S11 L)中觀察得知，在無法改變 S22 的前提 下，欲降低輸出反射係數應使第二項中𝑆12𝑆21𝛤𝑠 三個參數降低，但在放大器的設 計中要求高增益故降低 S21不可行，應降低 S12與S使輸出反射係數降低，從以 上推論可知欲改善疊接放大器輸出反射係數，必頇使共源級組態(M1)的輸出阻抗 與共閘級組態(M2)的輸入阻抗達成匹配。
𝛤𝑜𝑢𝑡 = 𝑆22+ 𝑆12𝑆21𝛤𝑠
1 − 𝑆11𝛤𝑠 (3.19) 圖 3-21(a)(b)分別為共閘級組態、頻率響應圖，其中虛線為共閘級輸入阻抗與 共源級輸出阻抗未使用電感匹配，實線則使用電感匹配，從模擬結果可知若未使 用電感匹配 其值維持在 0.7 以上，這將造成大於 1 造成輸出匹配網路設計的困難，
若使用電感匹配，則在所設計匹配頻帶可得夠低使小於 1 使輸出匹配網路設計容 易。由於阻抗匹配是設計在 77 GHz 頻率範圍，故離開所設計的頻帶後 仍處於大
28
於 1，但這問題並不會在設計上造成麻煩，由於疊接放大器匹配網路常設計為帶 通(band pass)型式如圖 3-21 (a)所示，此時在設計頻帶外 S21趨近為 0 代入式(3.19) 得到𝛤𝑜𝑢𝑡 < 1處於穩定狀態，在設計頻帶內因具有高增益(S21)，需設計匹配電感改 善 𝛤𝑠 使 𝛤𝑜𝑢𝑡 小於 1。
s
(a)
out
(b)
圖 3-21 共閘級組態(a)