研究究計計畫畫
(3) 交通大學電工系郭建男教授所主持之高性能單一載具整合晶片系統計畫
(4) 長庚大學電子系馮武雄教授所主持之嵌入式即時生理檢測訊號系統的 SoC 晶片 設計計畫
(二) 主要成果：
(1) MPGE-4 多媒體資訊家電之整合系統晶片設計計畫以 MPEG-4 為基本架構，整合 多媒體軟硬體網路技術，並設雙處理器之單一晶片系統，研究及開發多媒體資 訊家電系統，並以漸進方式完成無線/有線與 MPEG-4 架構網路資訊家電之系統。
(2) MPEG-4/21 SoC 設計及新世代行動通訊之研究計畫完成基於
MPEG-4/21 標準的 3G 無線接取多媒體高度整合晶片相關技術研發及雛形系統。
(3) 用於寬頻通信之高性能單一載具整合晶片系統計畫完成
0.18umCMOS 10FHz 之調頻式震盪器與除頻器電路設計且發展出一套完整的射 頻微積電元件與高因質因素之電感最佳化之設計流程。
(4) 生理檢測訊號系統的 SoC 晶片設計計畫主要成果價值在收集運動或
靜止中，人體或動物的體內外之生理資訊，提供醫療檢測使用，且配合奈米製 程晶片與醫藥整合，對提昇醫療及診斷品質具有很大的貢獻。預期技術突破有: 1) 數位類比電路整合為一單晶片技術、2) 低頻與微波電路整合的訊號佈局技術、
3) 軟體韌體及硬體電路均衡規劃的資料處理技術、4) 低電磁干擾及無線通訊的 晶片設計技術、5) 生理檢測資訊擷取的軟體及硬體設計技術，均將逐一實現。
分項三、前瞻平台
一、經濟部技術處：
(一) 在業界科專部分：
將有降低新購測試機台、晶片設計及晶片製造測試等各方面成本之經濟效益。
(二) 在學界科專部分：
發展整合包括指令集設計、編譯器、功率評估、記憶體架構等先進的 SoC 發展技術，
進行在 FPGA 原型上實作之技術。此項技術提供快速發展的環境與流程，協助業界 取得產品開發之先機。
(三) 在法人科專部分：
1.完成新型符合 IEEE P1500 Standard 的測試架構(wrapper)設計。
建立符合 IEEE P1500 Standard 的測試標準架構，運用新型的 wrapper，將有效的減 少 instruction register 數量。
2.晶片系統 IP 測試評估技術 本項的重大技術成果有五項：
(1) 鎖相迴路之內建式自我測試技術(PLL BIST)
避免雜訊與晶片輸出入對待測訊號的影響，提高類比訊號測試精確度，測試成 本降低。
(2) 易測積分三角類比數位轉換器(Testable SD-ADC)之設計技術
僅用數位的測試訊號，就可以完成高精確度的類比測試，而且所加入的可測試 設計，並不會影響原設計的精確度，卻可減少測試成本。此技術已於 92 年 6 月 發表論文，並進行專利申請中。工研院對此技術移轉的定價為 100 萬元，蔚華 科技已表達高度興趣。
(3) 「Software-Based Self-Testing」技術
此技術已先期技轉給京元電子，使工研院獲得 150 萬元的收入，也促使京元電 子自行投資此技術 2 年共約 1,600 萬元。
(4) Mixed-Signal Hardware/Software Co-Simulation Technology
更進一步整合自動佈局環境，大幅提供工研院內計畫佈局工作的效率。
(5) 系統晶片產品的評估與驗證環境整合。
■ 針 對 SOC 的 高 階 驗 證 ， 領 先 業 界 建 立 Mixed-Signal Hardware/Software Co-Simulation Technology，讓設計者在設計前期即可驗證設計軟體、數位與類 比電路之功能正確性。同時建立 0.13um 設計流程，並以 EAS whole chip (transistor count 1.8M)進行 Auto Placement & Routing 測試成功。這些技術協助 學界科專經費達 8,200 萬元(含第一年 2,000 萬元，第二年 2,800 萬元，第三年 3,400 萬元)。
■前瞻晶片系統產品評估與驗證環境，包含系統晶片之架構分析環境、效能評 估流程、以及 IP 模組評估與驗證環境，對於系統晶片產品設計平台之設計與 驗證有加速的效果，系統晶片設計開發時程預估可縮短為原時程之 30%-50%。
二、經濟部工業局：
九十二年度共有一件通過現執行中，通過計畫為茂積、亞頌科技聯合申請「DesignJet IC 協同開發專案管理平台」。因應半導體產業朝 SoC 發展趨勢，未來矽智財之創造、
發展與應用將是我國 IC 設計業者是否競爭力之重要關鍵。而藉由本計畫之開發將有助 於業者在矽智財運用及創造之能力，進而延續我國半導體產業之優勢。
三、國科會工程處：
(一) 執行內容：
(1) 交通大學電工系李崇仁教授所主持之對以智財單元為基系統晶片設計之驗證測 試與診斷技術開發研究計畫
(2) 台灣大學電機系闕志達教授所主持之具有內建自我測試功能之 5GHz 超低功率 無線通訊系統晶片計畫
(3) 清華大學電機系林永隆教授所主持之設計自動化、積體電路與系統設計計畫 (4) 清華大學資工系黃婷婷教授所主持之內嵌式可程式化邏輯模組：新架構及相關
軟體計畫
(5) 清華大學電機系吳誠文教授所主持之 SOC 可生產性設計：基礎設施 IP 之研發計畫 (二) 主要成果：
(1) 對以智財單元為基系統晶片設計之驗證測試與診斷技術開發研究計畫：已完成軟硬體物件 之靜態互動模型，並實現高階合成之轉換驗證、Delay fault testing based on path inertia 等項目研究且已獲得成果及完成 IEEE 1394 傳輸模型建構與品質分析。
(2) 具有內建自我測試功能之 5GHz 超低功率無線通訊系統之研製計畫：所產出的各 式自我測試電路與方法，如射頻電路與測試電路隔離迴路設計、頻率合成器測 試中 Jitter 量測器電路設計、低功率延遲錯誤測試方法等等皆具有創新性，目前 皆已整理成論文投稿。通訊電路設計方面舉凡極低電壓低功率射頻電路設計、
低電壓類比相關器與頻率合成器設計、低電壓低功率基頻接收電路等等皆已設 計完成且將陸續送交製作。
(3) 內嵌式處理器為中心多媒體系統晶片之設計合成及驗證技術研發計畫：建立一 系列超大型積體電路的合成及驗證的軟體工具並將其應用於所設計的多媒體系 統晶片。所設計的系統晶片將含括有一個 RISC/DSP 核心原件、特定用途的 co-processor、硬體加速器與軟體元件在一個高效能的系統匯流排上。
(4) 內嵌式可程式化邏輯模組：新架構及相關設計軟體計畫在技術上之突破有：1) 發展新的 FPGA Architecture、2)發展之瞬間最大電流演算法可得到精確的數值，
可因而改善 Power Line 的佈線、3)發展 BIST 機制可同時測試與診斷 Embedded FPGA 內之故障、4)發展出一個有效的延遲錯誤模型以利於測試 FPGA，並對新 的錯誤模型開發出一套有效的測試方法、5)發展 Behavior Compiler 的架構為模 組化設計，其中包含可抽換之模組，此模組可以不同之 High-level Synthesis 技術 取代。
(5) SoC 可生產性設計:基礎設施 IP 之研發計畫在建立記憶體、邏輯電路與類比電路 包含靜態與延遲測試、量測、診斷及良率提升等基礎設施 IP (IIP)之開發能力，
並同時研發相關 EDA 工具以將各個 IIP 所擷取出的資訊加以分析診斷，並建立 模型與資料庫。使未來的深次微米製程下 SOC 產品能夠順利得被製造及驗證，
以達可生產的製造良率。同時可以協助國內建立技術能力與提昇其研究水準 外，更能培養 IIP 之開發及整合應用的能力。