分項一、人才培育
一、教育部：
超大型積體電路與系統設計教育改進計畫 91 及 92 年主要的推動重點在於前瞻課程 的規劃與其教材的開發撰寫，未來二年，除持續各項課程推廣及競賽、學術活動辦理等 工作外，將逐步朝「提高國內學術界在國際 SOC 設計領域之重要性」的方向邁進。在 課程方面，積極鼓勵各聯盟將所發展之教材進一步撰寫成英文教科書；選送相關教師參 與規劃優良之國外課程研習，積極導入國內研究、推廣。在學術活動辦理方面，持續邀 請國際知名專家學者來台演講、開授短期課程，同時將規劃辦理 IC 設計教育國際會議，
積極展現計畫推動成果。在競賽活動方面，取消獎金之頒發，改為補助獲獎師生出國參 與相關國際會議，以開擴學生之國際視野。
二、經濟部工業局：
在人才培訓方面，以引導理工背景之高級人力使其具有 IC 設計、軟體應用及測試 專業技術能力，俾投入產業之人力資源供給，預計 93 年度將可養成 870 人（包含原規 劃 420 人加上行政院科技人才會報高科技人才缺口部會分工額外增加 450 人）具 IC 設 計應用第二專長之人才，以解決半導體產業人才不足問題，增加人才供給。另外，93 年 度將培訓在職工程師 1,600 人次，有效提昇業界工程師素質及技術能力，以協助重點產 業發展。
三、國科會工程處：
為了能充分發揮研究能量，造就相關頂尖人才，並進而提供尖端技術服務以提 升其他研究團隊之研發效能，並逐年建立 SoC 相關之尖端實驗室；未來將陸續辦理各種 講習，並增添系統驗證軟體及測量儀器。
分項二、前瞻產品
一、經濟部技術處：
(一) 業界科專：未來在業界科專推動部分，將著重在具有規格制定或高整合性之研發聯 盟業界科專，尤其在處理器技術領域。
(二) 法人科專：本計畫為配合 NSoC 旗艦計畫，除 FY92 年執行之 WLAN Communication SOC 技術及 Optical Electronics SOC 技術，已依 FY93 細部計畫審查委員意見，重新 修正 SOC Processor 分項工作內容為 PAC (Parallel Architecture Core) Media Processor 計畫，將整體工作目標聚焦於具技術卓越性的 SoC Prototype 之技術開發。目前在 PAC media Processor 關鍵技術項目規劃有五大技術。
• DSP Architecture and RTL Design
• PAC Architecture and Integration
• Low Power Design Methodology and Environment
• Low Power Circuit Design
• Media Processor Product Platform & SOC Integration
執行 PAC Media Processor 計畫，將建立手機（Cellular Phone）、Smart Phone、
PDA 等關鍵元件 SOC 之能量，加速關鍵元件國產化，降低元件取得成本並提昇自製
率。未來更會加速國內 手機產業上、中、下游的垂直供應體系的日趨完整，以協 助台灣廠商由製造代工模式逐漸轉向「研發代工」及「品牌業務」，提昇產業 競爭力，促進國內手機產業與可攜式設備產業高質化。
另外為配合南部「電信寬頻網路園區」的成立，共同協助南台灣無線、寬頻與 光纖通訊網路產業全面發展，以 Telematic SOC 技術為主軸，先由車內控制器/感應 器的網路元件/介面之 SOC 技術開發，並進一步朝向車內資訊/多媒體網路（In-Car Infotainment)技術發展，搭配中南部汽車電子、汽車零組件業及 20 餘家半導體相關 廠商建立關鍵性 SOC 技術，以提昇國內車用電子產業附加價值，並協助國內 IC 廠 商開拓車用電子零件市場。
主要發展目標為 Telematic SOC for Central Command & Infotainment Application, 預定開發技術項目包括：
• CAN(Controller Area Network)
• (Local Interconnect Network)
• Mix Signal Interface IC
預期績效指標• 5 年內促成 3 家新創高科技事業之設立與發展，投資金額達 1 億元
• 5 年內進駐廠商累計達 5 家，並促成研發投資金額達 3 億元
• 衍生創造南部地區就業機會 150 人
• 藉由研討會議及訓練課程培育南部地區人才 600 人次
二、經濟部工業局：持續宣導並輔導業者申請前瞻應用主導性新產品在前瞻產品設計領域之計畫。
三、國科會工程處：
加強創新系統效能的演算法和架構研究，並探討如何以平台方式利用現有 IP 來快速 實現。相關後續推動細節如下：
(1) MPEG-4 多媒體資訊家電之整合系統晶片設計本總計畫之前三個子計畫規劃德 州儀器公司之 DSC25 為系統晶片之方向正確、今將加速引進 DM270、DM320 系統晶片，以及高速多媒體 DM642 晶片發展相關之多媒體 H.264 視訊壓縮系 統、網路控制、數據串流、及即時作業系統。並完成今年之初期研究網路視訊 監視器（Web Camera）， MPEG-4 網路音樂播放器。本總計畫之後二個子計畫 規劃自製系統晶片根據 single AMBA AHB bus 的系統，加上陸續完成的各周邊 裝置，並已建構出完整的雙 RISC CPU 平台之實驗環境，模擬可能的架構與組 態，配合多媒體處理單元之 Behavior Model，規劃出一個良好的 Bus Arbitration 方法以符合系統 real-time 之需求。同時將已完成的 DCT、動態估計、及 VLC 編 碼硬體架構整合成單一晶片，並且利用 Embedded ARM Based 概念搭配其他子計 畫發展之 ARM CPU，完成 H.264 視訊壓縮系統雛形之設計。
(2) 用於寬頻通信之高性能單一載具整合晶片系統計畫：1)元件製作量測以及模型製 作、2)加入更多線路單元，提高積體化程度、3)其他元件之開發以及單一晶片系 統之整合、4)Time-Interleaved ADC 架構之創新與突破、5)高速 ADC 電路之省電
技術、6)10 GS/s ADC 晶片之設計、製作、與量測。
(3) 生理檢測訊號系統的 SoC 晶片設計計畫 1)完成新的鎖相迴路 時脈電路模組 IP, 生醫訊號處理應用多工器及取樣保持電路及生理檢測訊號 SoC 雛形系統類比前 端電路規格、2)完成即時心電圖 QRS 波偵測演算法及醫學訊號壓縮研發、3)完 成射頻 CMOS 無線前端零組件電路設計及製作與量測分析驗證,積極整合為單晶 片(SOC)設計、4)完成三個新的 AMBA IP,測試介面控制器與電路單元及第一版 本的生理檢測訊號系統 SoC(心電圖 QRS 波偵測器系統晶片) 之設計驗證、5)完 成發展時脈樹網路上置換緩衝器種類的演算工具，估測繞線訊號串擾量的演算 工具及針對 CIC 所提供 ARM Platform 上之各 IP，完成與 ARM922T CPU 結合後 之模擬及合成。
(4) MPEG-4/21 SoC 設計及新世代行動通訊之研究計畫 (一) 第一年：系統架構模擬。
1. 訂 定 內 嵌 式 系 統 階 層 記 憶 體 之 架 構 架 構 及 介 面 電 路 ， 以 融 合 SRAM+Flash 、 DRAM+Flash、SRAM+DRAM+Flash 在單一晶片上
2. 針對未來幾年國際多媒體行動通訊規格 (MPEG/ 3GPP) 的發展趨勢做運算元頻率 及資料流分析。分析的項目包括多媒體元件（例如 MPEG 媒體視訊及音效壓縮解壓 縮元件）、媒體傳輸通訊協定模組（例如 RTSP / RTP / RTCP）、及媒體應用程式平台
（Java KVM）。
3. 訂定系統架構並發展第三代無線通訊的模擬工具，建立所有的控制方法且了解其特 性，進而建立模組。
4. 建立有助於提升視訊解碼的參數化通道模型和子系統效能評估的整合模擬系統平 台。
5. 針對 MPEG-4/21 射頻傳收系統設計所需之設計要項進行技術開發及環境建立。
6. 建 立 基 於 MPEG-4/21 之 伺 服 器 系 統 及 客 端 之 編 解 碼 系 統 在 Jav a Virt ual Machin e 作 業 系 統 以處理不同編碼格式裝置間的互通之 模 擬 與 設 計 。預定支援 MPEG-2、MP EG-4 SP 及第十部精進視訊壓縮標準(AVC)、漸進精細可調式壓縮 技術(FGS)。
(二) 第二年：子模組之製作與實現模擬。
1. 利用整合靜態及動態記憶體結構以研發內嵌式系統階層的記憶體(SSM)。
2. 設計數位基頻晶片加速器架構。目前規畫中的加速元件如 motion compensation、fast RTP packet processing unit、Java KVM subunit 等。並將設計一個介於軟體和軔、硬 體間的一個極薄、效率極高的軟硬體作業界面（系統）。
3. 實踐媒體接取控制層〔Medium Access Control〕模組設計〔包括動態影像解碼控制 方法 〕於 DSP 層級。
4. 探討一低功率的具容錯能力的視訊編碼之 基頻訊號處理子系統實現方案。
5. MPEG-4/21 射頻傳收系統與基頻電路之整合，針對混合訊號電路設計技術作開發研 究。
6. 實 現 基 於 MPEG-4/21 之漸進精細可調式壓縮技術之位元流的轉碼器並且配合在 J ava Vi rtu al M achin e 作 業 系 統 上。儲存之位元流將轉碼至多 種 之位元流格式。
預定支援 MPEG-2、MPEG-4 SP 及第十部精進視訊壓縮標準(AVC)、漸進精細可
調式壓縮技術(FGS)
(三) 第三年：3G 無線接取多媒體雛形晶片之整合與測試。
分項三、前瞻平台
一、經濟部技術處：
(一) 業界科專：由於國內 EDA 產業仍再在萌芽階段，除積極協助推動業界申請業務界科 專以開發技術外，未來也規劃以「國外企業在台設立研發中心」模式，積極推動國 際 EDA 大廠來台設立研發中心，鼓勵與國內產、學、研等單位合作，加速 EDA 相 關先進技術落實於台灣產業。
(二) 法人科專：晶片系統 IP 測試評估技術
(1) 9 月 17 日 FY93 技術處細部計畫審查會議中，黃威主任、技術處俞顧問與審查 委員明確指示修改計畫名稱與執行方向，並於 10 月 1 日複審通過。修正後之計 畫名稱為”超寬頻系統平台與 IP 發展計畫”，全程計畫目標為：
■ 以都卜勒雷達信號處理次系統為標的，遵從系統工程規範，建立超寬頻晶片 系統 IP 發展與驗證共通平台，以及晶片系統設計驗證流程與 IP(品質與功能) 驗證規範，進行晶片系統開發之分析、設計、驗證與系統整合，於 FY94 完成 共通平台能量籌建與核心 IP 開發，FY95 整合完成 Doppler 雷達信號處理次系 統。並利用學界資源，於 FY95 達成核心 IP 之 silicon-proven 晶片實現。
■ 追隨 IEEE 802.15.3a 規範草案之演進，於 FY93 進行 UWB RF 收發模組與核 心 IP 先期研究。FY94 規劃 IP 發展與驗證共通平台如何延伸應用於 UWB 商 用產品之開發，FY95 除了以共通平台為載具，修改部分雷達核心 IP 以符合 IEEE 802.15.3a 之規範，並完成 UWB RF 收發模組之研發。
■ 促成 UWB 產業聯盟，並於 FY95 召開 UWB 產業聯盟成立大會。
超寬頻系統核心 IP 與發展驗證共通平台，以及晶片系統設計驗證流程與 IP 驗 證規範，將推廣至本院各計畫以期於 FY95 促成軍品釋商案之建立。
(2) 可測試設計技術子項未來將朝 3Gbps High Speed Serial Link Testing 方向發展，再 建立 10Gbps 的測試技術，並開發 Memory Test Compression，BIST-able Design Guideline，SoC Test Design Automation…等技術。
(3) 針對 SOC 的未來趨勢，系統晶片設計與驗證環境子項未來將建立 0.13um 以下製 程，GHz SoC Low Power 設計流程，同時考慮 Timing、Power 與 Signal Integrity 的問題，使設計生產出來的 IC 符合規格，設計流程可以快速收斂(Closure)。另 外，也將開發 Static Assertion Based Verification 與 Analog Behavior Modeling 兩項 技術，可加快模組或 IP 設計，以及類比 IP 的整合效率。
(3) 針對 SOC 的未來趨勢，系統晶片設計與驗證環境子項未來將建立 0.13um 以下製 程，GHz SoC Low Power 設計流程，同時考慮 Timing、Power 與 Signal Integrity 的問題，使設計生產出來的 IC 符合規格，設計流程可以快速收斂(Closure)。另 外，也將開發 Static Assertion Based Verification 與 Analog Behavior Modeling 兩項 技術，可加快模組或 IP 設計，以及類比 IP 的整合效率。