由 4.4 節中圖 4.18 可知，隨著負載的增加 ISI 抖動的確是隨之上升，而圖 4.21 輸入 信號一樣是 1Gbps 的隨機資料，不同的是兩旁有干擾線一樣是 1Gbps 隨機資料作為干 擾源，並經過邊緣交錯機制處理，0%-85%之信號抖動隨著屏蔽增減而改變已於前面章 節分析，而 85%-100%隨著屏蔽的增加信號抖動加劇根據我們之前的假設為負載增加致 使 ISI 抖動愈發嚴重，然而與圖 4.18 相比信號抖動隨著屏蔽增加的量明顯大上許多。
我們先讓匯流排中一側的干擾源關閉以詳細觀察信號在匯流排中耦合後之情形，示意圖 如圖 4.22 所示，波形圖如圖 4.23 與圖 4.24 所示:
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圖 4.21 信號抖動隨屏蔽比例變動@1Gbps
±
±
aggressor1
aggressor2 victim Shielding
Shielding
圖 4.22 單側干擾源示意圖
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Due to positive glitch Due to negitive glitch
7mV
6mV
ISI Induce Jitter Coupling Induce Jitter
Due to positive glitch
Due to negitive glitch
10mV
9mV
圖 4.23 待測線之眼圖下降邊緣@85%屏蔽
圖 4.24 待測線之眼圖下降邊緣@100%屏蔽
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圖 4.23 為屏蔽比例 85%只有單側干擾源之待測線上模擬結果，我們以下降邊緣為 例，上升邊緣之情形與之相同。我們可以看到當臨邊之干擾源轉態時會在待測線上產生 突波，如同在 4.2 節中之分析，當臨邊往上轉態使得待測線上產生正向突波，而此突波 讓待測線之下降邊緣自較高之電位開始轉態，因此下降時間較長，而當臨邊為向下轉態 而產生反向突波，讓待測線之下降邊緣自較低之位準開始轉態，因此下降時間較短，這 兩者之差值即為突波造成的信號抖動。而當我們將屏蔽比例加到 100%可以發現臨邊之 轉態仍會產生耦合突波而影響待測線。如圖 4.24 所示，突波使得下降邊緣分成主要三 條不同的下降時間，而 ISI 造成的抖動因為訊號為 110 與 010 的差異，又讓每條線分岔 為二。雖然 ISI 抖動在 100%屏蔽中較於 85%屏蔽明顯大了許多，然而信號的抖動主要 仍是耦合產生的突波所造成。
理想上，100%的屏蔽是希望完全去除耦合效應造成的影響，然而比較圖 4.23 與 4.24 之後可以發現完全屏蔽和 85%對於耦合突波之抑制效果差異並不大，最直接的理由為 理想上將屏蔽線視為完全接地，因此耦合造成的影響無法穿越屏蔽線，但是實際上屏蔽 線與信號線相同，都是一條細長導線只有尾端接地，因此有與信號線相同的線電阻與線 電容，如圖 4.22 所示，所有耦合產生的影響仍要經過這些電阻電容才能排除，而在此 同時有一部份的耦合信號就會透過屏蔽線與信號線間之耦合電容再耦合到信號線上。
仔細比較圖 4.23 與圖 4.24 可以發現，在圖 4.24 中正向突波讓下降邊緣在時間上往 內縮減，而反向突波讓邊緣向外擴張。這與我們前面所述正向突波會拉長下降時間，反 向突波會降低下降時間的結論，如圖 4.23 所示，恰恰相反，而要如何解釋這個現象可 由圖 4.25 所示，當在完全屏蔽時干擾線產生一個上升邊緣，而此上升邊緣耦合到夾在 干擾線與待測線上之屏蔽線上產生一正向突波，而此突波對於待測線來說可視為更為接
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我們藉由調整屏蔽比例來觀察這個現象，如圖 4.26 所示，可以發現屏蔽的增加讓 耦合產生的突波峰值降低，然而如前面效應所述，在完全屏蔽上干擾線耦合造成的突波 雖然較小，但殘存在半個週期後之電壓反而較大，而半個週期後就是轉態邊緣，因此殘 存較大的電壓即造成較嚴重之信號抖動。總結來說殘留的正向電壓會讓減少上升時間，
拉長下降時間，而反向電壓的殘留則會延長上升時間，降低下降時間。
在圖 4.26 中我們利用簡單的 1T 模型來掃描各個屏蔽比例下之干擾線上升在待測 線上產生耦合突波與半個週期後殘存電壓之關係，每條線相差 10%的屏蔽，我們可以 發現在約略 70%屏蔽時有最佳解讓殘存在半個週期後之電壓趨近於零，而當我們以較 精準的 10T 模型進行 SPICE 模擬則在約略 85%屏蔽處使殘存電壓趨近零，與前面預期 85%屏蔽下有最小信號抖動之結果相符。
0%Shielding
100%Shielding
Remain voltage at next half period will interfere the transition edge and induce jitter.
圖 4.26 正向耦合突波與屏蔽比例之關係
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圖 4.27 半週期後殘存電壓與屏蔽比例之關係(1T model)
圖 4.28 半週期後殘存電壓與屏蔽比例之關係(10T model)
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