晶片內部連接線模型(on-chip interconnect model)如圖 3.1 與圖 3.2 所示。其中 W 為 連接線寬度，S 為連接線間距，T 為連接線與上下層金屬的間距，TOX為連接線金屬層 的厚度，而電容部分：CC為連接線與同一層金屬之間的耦合電容，Ca為連接線與上下
層金屬之間的平面電容，Cf 為連接線的邊緣電場電容。以下就連接線電阻與連接線電
容的建立分別說明。
Top Layer
Bottom Layer
Metal Wire S Metal Wire Metal Wire
W
TOX
T
圖 3.1 晶片內部連接線示意圖
Top Layer
Bottom Layer
Metal Wire Metal Wire Metal Wire
Cf Ca Cf
CC
Cf Ca Cf
CC
圖 3.2 晶片內連接線電容模型
21
22
23
R1
C1 R2
C2
RN
CN
Vin Vout
圖 3.4 分散式電阻電容模型
根據兩個模型我們得以估計電阻電容網路的各項延遲參數，包括延遲時間(tp)、時 間常數()、上升時間(tr)等，如下表所示[ 1]:
Voltage Range Lump Model Distributed Model
0→50% 0.69RC 0.38RC
0→63% RC 0.5RC
10%→90% 2.2RC 0.9RC
0→90% 2.3RC 1.0RC
表 3.2 步階響應在結合式模型與分散式模型之效果
24
3.4 置入中繼器之時間常數
為了要降低傳輸線造成的延遲，我們一般會在長連接線中置入中繼器，本節將說明 如何估算置入中繼器之後的時間常數[20]。置入中繼器之連接線示意圖如圖 3.5，其等 效模型如圖 3.6 所示，時間常數如下所示:
w w 2 o gd gs o w w gs
r (c c ) (r c r c )L r c L
2 (3.8)
Vin Vout
(rw,cw,L)
圖 3.5 置入中繼器之連接線示意圖
±
Vin ro (rw,cw,L) Vout
cgd cgs
Inv Output Inv Input
圖 3.6 置入中繼器等效模型
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26
27
圖 3.8 T1-T10 模型之差異量
由上可知在要求模擬的精準度上，T3 的分散式模型已經足夠，然而因為我們需要 分析屏蔽金屬線在匯流排中造成耦合與負載上帶來的影響，需要調整匯流排上屏蔽的比 例，因此使用 T10 模型(圖 3.9)來模擬較合乎我們的需求。以下為使用 T10 之匯流排模 型，其示意圖如圖 3.10 所示，深色部分為傳輸線，淺色部分則為屏蔽金屬，三條傳輸 線被屏蔽金屬所包圍，每條金屬線皆以 T10 分散式模型表示，傳輸線與屏蔽線間之相 鄰節點以耦合電容連接。若要調整屏蔽的比例則可按百分比拿掉中間屏蔽金屬的電阻電 容之後以相鄰傳輸線間之耦合電容取代。
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R/20 R/10 R/10
C/10
29
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第四章
晶片內部匯流排系統
4.1 晶片內部匯流排系統
隨著製程的演進，晶片的面積不斷縮小而操作的速度則是越來越快，然而元件 隨著製程縮小匯流排的長度卻因為更多的電路整合進入晶片內而不減反增，此外製 的縮小也讓相鄰線間的寄生電容隨著距離的縮短而變大，因此不論是在面積上或是 速度上，匯流排都逐漸成為晶片設計上的瓶頸。
在面積、速度與功耗的取捨上，要達成高速而低功率消耗，我們使用拔靴帶式 中繼器找到突破的方法，這部分已在第二章 1 到 3 節表示。此章將主要說明降低匯 流排面積之考量。為了要降低匯流排所使用的面積，我們希望匯流排能以最高的密
31 Ground Shielding
Ground Shielding
Partial Shielding
Partial Shielding
Coupling Noise
Coupling Noise Coupling Noise Coupling Noise
度排列，然而此做法最大的問題就是緊密排列的平行連接線會造成嚴重的串音現象，
讓連接線彼此的間距相隔越短，其耦合電容就越大，串音現象就越發嚴重，因此一 般為了要避免串音現象會安插屏蔽線在連接線之間，以此來隔絕串音現象，然而此 做法帶來大量的負載使得操作速度無法提升且造成更多的功率消耗。
我們的想法則是使用屏蔽線保護部分的連接線，將串音現象抑制到我們得以容 忍的範圍即可，而拿掉部分的屏蔽線則可降低屏蔽線造成的負載，以此換取速度上 的提升或是降低功率的消耗，如圖 4.1 所示:
(A) (B) (C) 圖 4.1 (A)完全屏蔽 (B)部分屏蔽 (C)沒有屏蔽
以信號的抖動來看耦合效應與負載效應造成的影響，如圖 4.2 所示，我們預期 信號的抖動會先因為屏蔽線所保護的比例增加使得耦合效應得到抑制而降低，隨後 因為屏蔽線增加帶來的負載效應造成 ISI 信號抖動[21]。
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Jitter
Shielding Percentage Jitter reducing due to
less coupling source
ISI jitter increase with loading rising
圖 4.2 使用屏蔽線保護之比例與信號抖動之關係
為了要驗證我們預期的結果，於本章中將建立耦合效應之模型[22]與 ISI 效應之模 型[23]，藉由此模型找出最佳的屏蔽比例使信號抖動抑制於一定範圍內以此降低功耗或 是提升速度，此外也提出降低耦合效應造成信號抖動之方法，並分析耦合效應實與 ISI 效應際對於信號抖動之成因。
4.2 轉態邊緣交錯機制
匯流排在沒有屏蔽線保護的狀況下將會有嚴重的耦合效應進而導致信號抖動。若以 電容負載來看，如圖 4.3 所示隨著不同信號組合，等效的耦合電容值(CC)在 0~4 倍變化，
等效電容值的不同也就造成充放電時間不同因而產生上升下降時間的差異，也就造成信 號的抖動。
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CC CC
Csub Csub Csub
A B C
Switch Pattern
(A,B,C) Effective Capacitance of Line B
(↑↑↑),(↓↓↓) Csub
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35
36
模擬結果如圖 4.6 與圖 4.7 所示，圖 4.6 為沒有使用轉態邊緣交錯機制之結果，我 們可以看到匯流排受到耦合效應干擾而產生嚴重的信號抖動，若目標為將抖動抑制在 10%UI 內，則不使用此機制約略只能操作在 100Mbps。
圖 4.6 不使用轉態邊緣交錯機制
而在使用轉態邊緣交錯機制後，在抖動 10%UI 的相同條件下速度則得到顯著的提 升，得以操作在 1Gbps，如圖 4.7 所示。
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圖 4.7 使用轉態邊緣交錯機制
4.3 耦合效應
理想上，匯流排上的信號經過轉態邊緣交錯機制處理過後，轉態邊緣已經不會受到 耦合效應的影響，因而不會有信號的抖動，然而我們發現因為耦合效應而產生的突波 (Glitch)，以往的考量多是防止造成誤動作，在特定狀況下也會對轉態邊緣造成影響進 而產生信號抖動。我們先將匯流排模型中耦合出的突波模型化，再分析突波對於信號抖 動的影響。
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我們以結合式匯流排模型來進行耦合生成突波之推導，如圖 4.8 所示，我們以 中間之連接線作為觀察突波產生的待測線，兩旁之連接線作為造成耦合突波之干擾線，
其中 R1、R2、R3 包含了線電阻與中繼器之輸出阻抗，CL1、CL2、CL3 則是線與中繼 器之寄生電容，CC1 與 CC2 則為
R1
R2
R3 CC1
CL1
CL2
CL3
Vi1
Vi3
Vo1
Vo2
Vo3 CC2
圖 4.8 正向突波模型
我們先計算 Vi1 對 Vo2 造成的影響，之後再依據重疊定理加入 Vi3 造成的影響，根 據克希荷夫電流定律分別解出 Vo1、Vo2、Vo3 三個節點的電流公式，在此我們假設 Vi1 與 Vi3 為兩個上升步階函數電壓源並在複頻域進行計算:
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的信號抖動。當兩旁干擾線同為上升或是下降轉態產生最大的正向突波或是反向突波這 兩個極端值，進而造成待測線上訊號轉態有四個上升下降時間之變異，而耦合效應造成 的信號抖動之值就在於這四個極端值間取最大差值。為了要抑制這種現象最直接的想法 就是降低耦合效應所產生的突波大小，若能抑制突波使其在影響轉態邊緣之前即能回到 穩態電壓就不會造成信號抖動的產生。而一般處理耦合效應產生突波的辦法為拉開連接 線彼此之間的間距或是在連接線間加入接地的屏蔽線以此來保護信號的傳輸，然而拉開 連接線的間距與我們使用最小面積來設計我們匯流排系統的目標相違，因此我們希望能 以加入屏蔽線的方式來處理。
Negative Glitch
Slower Rising Time
Positive Glitch
Faster Rising Time
Negative Glitch
Positive Glitch
Faster Falling Time
Slower Falling Time
圖 4.10 耦合產生突波造成信號抖動
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4.4 屏蔽比例分析
我們希望藉由加入屏蔽線來抑制相鄰傳輸線間彼此的耦合效應，然而加入屏蔽線雖 能有效抑制耦合效應，但連接線與屏蔽線更加接近的間距使得線間之耦合電容值上升，
電容負載的增加導致功耗的上升與速度的下降。因此如果我們在一段匯流排中讓一部份 的信號線被屏蔽線所保護而一部份的信號線裸露出來，如圖 4.11 所示，耦合產生的突 波會透過裸露出來的部分進入信號線中，然而如果我們能找出一個屏蔽比例將耦合效應 產生的影響控制在容忍範圍內，如此一來能讓信號線避免多餘屏蔽線所造成的負載，以 此換取功耗的下降與速度的提升。
Signal Wire
Shielding Protect
圖 4.11 部分屏蔽匯流排示意圖
根據我們先前推導的耦合突波模型，我們在其中加入屏蔽線相關的參數，模型圖如
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我們可以發現突波之電壓峰值隨著屏蔽的比例之上升而降低，如圖 4.13 所示:
Glitch Voltage (mV)
Shielding Percentage
圖 4.13 突波電壓與屏蔽比例關係圖
Remained voltage at half UI will interfere the edge.
Time(ns)
Glitch(mV)
Shielding Percentage(100%-0%)
圖 4.14 不同屏蔽比例之突波電壓與半單位間隔後殘存電壓
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然而我們關注的點在於耦合產生的突波是否能在轉態邊緣前回到穩態電壓，如圖 4.14 所示，因此突波電壓的峰值並不是重點，而是要看半個單位間隔後突波殘存的電壓 值，殘存的電壓值越接近穩態電壓則造成的信號抖動就越少。
為了估算最佳的屏蔽比例讓信號抖動的影響降至最低，我們發現所有的突波都是經 由相同的中繼器之輸出阻抗來進行放電，因此耦合進入待測線中之電荷量越多則放電的 時間越長，也就代表轉態邊緣上之電壓值越高，信號的抖動就越嚴重。我們將突波峰值 去乘上待測線之負載電容即能得出兩旁干擾線耦合到待測線上之電荷量，待測線上之負 載電容隨屏蔽比例之變化如圖 4.15 所示:
CL(F)
Shielding Percentage
圖 4.15 負載電容與屏蔽比例關係圖
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耦合突波之峰值隨著屏蔽的比例而下降，然而負載電容值隨著屏蔽比例的上升 而增加，而將負載電容乘上突波之峰值電壓後，如圖 4.16 所示，在約略百分之四十的 屏蔽比例下有最大的耦合感應電荷，隨著屏蔽的比例提高感應電荷量隨之下降。
圖 4.16 耦合感應電荷與屏蔽比例之關係
從信號抖動的模擬圖來看，圖 4.17 為各個屏蔽比例在不同速度下之信號抖動，可 以發現在低速時信號的抖動在各個屏蔽比例下並無顯著差異，然而當速度接近 1Gbs 時，
如同我們預期的耦合效應開始造成信號抖動，在 40%屏蔽比例時有一個峰值出現之後
如同我們預期的耦合效應開始造成信號抖動，在 40%屏蔽比例時有一個峰值出現之後