國 立 交 通 大 學
電機工程研究所
碩 士 論 文
使用最小線間距之低功率高速晶片內部匯流排電路設
計
Low-Power High-Speed On-Chip Bus Design with
Minimum Spacing
研 究 生：許耿嘉
指導教授：蘇朝琴 教授
使用最小線間距之低功率高速晶片內部匯流排電路設計
Low-Power High-Speed On-Chip Bus Design with Minimum
Spacing
研 究 生：許耿嘉 Student : Ken-Chia Hsu
指導教授：蘇朝琴 教授 Advisor : Chau-Chin Su
國 立 交 通 大 學
電控工程研究所
碩士論文
A Thesis
Submitted to Institute of Electrical and Computer Engineering
College of Electrical Engineering and Computer Science
National Chiao Tung University
in partial Fulfillment of the Requirements
for the Degree ofMaster
in
Electrical Control Engineering
October 2013
Hsinchu, Taiwan, Republic of China
i
使用最小線間距之低功率高速晶片內部匯流排電路設計
研究生 : 許耿嘉 指導教授 : 蘇朝琴 教授
國立交通大學電機工程研究所
摘 要
本論文提出一個使用最小線間距之低功率晶片內匯流排系統，工作電壓操作在臨 界電壓上，大幅降低功率消耗。為了要節省面積的支出因此晶片內匯流排將採取最小線 距，此舉讓線間耦合電容大幅上升，耦合效應也隨著耦合電容得增加造成更嚴重的信號 抖動。為了要避免耦合效應之影響，常見的方式為加入屏蔽線接地包圍在信號線間，而 此作法將大幅增加負載讓速度下降並消耗更多功率，因此我們採取部分屏蔽式匯流排架 構，如同完全屏蔽讓耦合效應得到抑制又有較小的負載，較小的負載能減輕 ISI 效應， 讓 ISI 效應與耦合雜訊得以取得最佳的平衡點。藉此讓匯流排得到足夠的保護以抑制信 號抖動，相對較小的負載又能減少功率的消耗並讓速度提升。 本論文以 TSMC MSG90 製程製作，操作電壓為 1V，TT corner 下資料速率可達 2Gbps，功率消耗為 5.38mW，晶片布局面積為 1mm2 (1mm×1mm)。 關鍵字: 晶片內部匯流排、拔靴帶式電路、置入中繼器、低功率消耗、置入屏蔽ii
Low-Power High-Speed On-Chip Bus Design with Minimum
Spacing
Student: Chia-Ken Hsu Advisor: Chau-Chin Su
Institute of Electrical and Computer Engineering
National Chiao Tung University
Abstract
This thesis proposes a low power on-chip bus with minimum spacing. The supply voltage is near the threshold voltage of MOSFET to reduce the power consumption. To save the chip area we use minimum spacing, but this arrangement will increase the coupling capacitance between wires. With the increasing of coupling capacitance, jitter which due to coupling effect becomes more and more serious. This thesis proposes a partial shielding design. It protects wire from couple effect as fully shielded bus but with less loading. The less loading from ground shielding alleviates the inter symbol interference. The compromise between coupling noise and ISI effect can be optimized. It lets the bus be protected appropriately to be free from coupling jitter. At the same time, lets the power consumption decrease and data-rate increase with loading decrease.
The chip is implemented in TSMC MSG90nm process, and the supply voltage is 1V. At TT corner, the data rate is 2Gbps. The total power is 5.38mW, the chip area is 1mm2 (1mm×1mm).
iii
致 謝
十幾年的學生生涯即將於交大暫畫句點，回首過往每個逆境時刻，一張張臉就自記 憶深處浮現出來，讓我知道看似順遂的求學之路其實是承蒙著無數人的幫助，由衷感謝 支持著我的每一個人，人生有你們真是太棒了! 感謝我的指導老師 蘇朝琴教授，與老師討論之時，老師總能以不同的面向擊中問 題的核心，刺激著我以多元的方式思考問題，對於研究嚴謹的態度，與講求邏輯的思考 方式，讓我除了在學術知識上有所增長，更讓我學習做事的方法與面對問題應有的態度。 感謝盈杰學長給予我的指導與幫助，學長豐富的經驗與知識，每每讓我在瓶頸中藉由與 學長討論而得以突破。感謝我的戰友馬克與嘉哲，這三年來各種難關總是一起走過，到 了最後也要一起跨出學校大門，碩班三年感謝有你們相伴!感謝紅豆與昶志、順煜、澤 勝、弘宇、璟伊等學長們，還有皓鈞、子軒、可卿、可謙、勇志、政隆、怡婷等學弟妹 們，因為你們讓 918LAB 充滿歡笑! 感謝我的室友們，打從中央開始的老室友感謝你們平時的幫助，往後的日子還要請 你們多多關照。也謝謝家貓橙橙，西西，琪琪，有時心情不好遷怒你們，還讓你們每天 吃一成不變的飼料，你們依然每天探頭過來磨蹭討摸，我會以每天讓你們吃罐頭為目標 努力的! 感謝我的爸爸媽媽，你們給我的支持造就了我的全部，我不知道是能否達到你們的 期望，然而作為第一步我會以不再讓你們擔心為目標，依照你們的樣子勤奮的生活、努 力地做每件事!最後，感謝主，雖然還不是受洗的基督徒，然而每當遭逢難關總是習慣 性地低頭祈禱，讓我能頂住壓力衝過每個浪頭。 2013.11.25iv
目錄
摘 要
... iAbstract
... ii致 謝
... iii目 錄
... iv第一章
... 1緒論
... 1 1.1 研究動機 ... 2 1.2 論文結構 ... 3第二章
... 4背景回顧
... 4 2.1 低功率中繼器 ... 4 2.2 拔靴帶式反向器電路 ... 6 2.3 拔靴帶式反向器電路模擬結果 ... 11 2.4 匯流排等效電容模型 ... 13 2.5 中繼器交錯式排列 ... 14 2.6 混和極性中繼器 ... 15v 2.7 邊緣調整 ... 16 2.8 主動式屏蔽 ... 18
第三章
... 19晶片內部匯流排模型
... 19 3.1 晶片內部匯流排模型 ... 19 3.2 晶片內部連接線模型 ... 20 3.3 估計時間常數 ... 22 3.4 置入中繼器之時間常數 ... 24 3.5 晶片內部匯流排電阻電容模型 ... 26第四章
... 30晶片內部匯流排系統
... 30 4.1 晶片內部匯流排系統 ... 30 4.2 轉態邊緣交錯機制 ... 32 4.3 耦合效應 ... 37 4.4 屏蔽比例分析 ... 42 4.5ISI 抖動 ... 47 4.6 完全屏蔽與 85%屏蔽之比較 ... 52第五章
... 59vi
電路之實現
... 59 5.1 佈局架構簡介 ... 59 5.2 偽隨機信號產生器 ... 61 5.3 轉態邊緣交錯機制 ... 62 5.4 匯流排電路 ... 63 5.5 晶片佈局 ... 64 5.6 模擬結果 ... 66 5.7 量測環境設定 ... 72 5.8 量測結果 ... 74 規格與比較 ... 78第六章
... 80結論
... 80參考文獻
... 81vii
圖目錄
圖 1.1 匯流排之耦合電容與基底電容示意圖... 2 圖 1.2 (A)完全屏蔽 (B)部分屏蔽 (C)沒有屏蔽 ... 3 圖 2.1 置入了拔靴帶式中繼器的晶片內部傳輸線系統... 4 圖 2.2 本論文的拔靴帶式晶片內部傳輸線系統... 5 圖 2.3 本論文的拔靴帶式中繼器負載... 5 圖 2.4 拔靴帶式反相器... 6 圖 2.5 拔靴帶式反相器操作原理(輸入由 VDD轉 0) ... 8 圖 2.6 拔靴帶式反相器操作原理(輸入由 0 轉 VDD) ... 8 圖 2.7 拔靴帶式電路之 PN 介面示意圖 ... 9 圖 2.8 拔靴帶式電路在不同操作電壓下之升降壓效果模擬圖... 10 圖 2.9 拔靴帶式反相器各節點電壓波形圖... 11 圖 2.10 拔靴帶式反相器與傳統 CMOS 反相器比較 ... 12 圖 2.11 平行線等效電容模型... 13 圖 2.12 中繼器以交錯的方式擺放... 14 圖 2.13 置入反相和非反相中繼器使得相鄰線互補轉態... 15 圖 2.14 加入延遲元件錯開相鄰線之轉態邊緣... 16 圖 2.15 使用上升下降時間不對稱的中繼器來降低 MCF ... 17 圖 2.16 單邊邊緣調整以降低 MCF ... 17 圖 2.17 主動式屏蔽... 18 圖 3.1 晶片內部連接線示意圖... 20 圖 3.2 晶片內連接線電容模型... 20 圖 3.3 結合式電阻電容模型... 22 圖 3.4 分散式電阻電容模型... 23 圖 3.5 置入中繼器之連接線示意圖... 24viii 圖 3.6 置入中繼器等效模型... 24 圖 3.7 分散式電阻電容連接線模擬模型... 24 圖 3.8 T1-T10 模型之差異量 ... 27 圖 3.9 T10 分散式模型 ... 28 圖 3.10 T10 匯流排模型 ... 28 圖 3.11 匯流排截面圖 ... 28 圖 3.12 結合式匯流排模型... 29 圖 4.1 (A)完全屏蔽 (B)部分屏蔽 (C)沒有屏蔽 ... 31 圖 4.2 使用屏蔽線保護之比例與信號抖動之關係... 32 圖 4.3 平行線間等效電容... 33 圖 4.4 轉態邊緣交錯機制示意圖... 35 圖 4.5 操作波形示意圖... 35 圖 4.6 不使用轉態邊緣交錯機制... 36 圖 4.7 使用轉態邊緣交錯機制... 37 圖 4.8 正向突波模型... 38 圖 4.9 反向突波模型... 40 圖 4.10 耦合產生突波造成信號抖動... 41 圖 4.11 部分屏蔽匯流排示意圖 ... 42 圖 4.12 加入屏蔽線後之匯流排模型... 43 圖 4.13 突波電壓與屏蔽比例關係圖... 44 圖 4.14 不同屏蔽比例之突波電壓與半單位間隔後殘存電壓... 44 圖 4.15 負載電容與屏蔽比例關係圖... 45 圖 4.16 耦合感應電荷與屏蔽比例之關係... 46 圖 4.17 信號抖動與屏蔽關係模擬圖... 47 圖 4.18 ISI 抖動之模擬結果@1Gbps... 50 圖 4.19 本文所使用之拔靴帶式電路... 51
ix 圖 4.20 節點 N3 之模擬波形 ... 52 圖 4.21 信號抖動隨屏蔽比例變動@1Gbps ... 53 圖 4.22 單側干擾源示意圖... 53 圖 4.23 待測線之眼圖下降邊緣@85%屏蔽... 54 圖 4.24 待測線之眼圖下降邊緣@100%屏蔽... 54 圖 4.25 耦合效應在完全屏蔽下之穿透效果... 56 圖 4.26 正向耦合突波與屏蔽比例之關係... 57 圖 4.27 半週期後殘存電壓與屏蔽比例之關係(1T model) ... 58 圖 4.28 半週期後殘存電壓與屏蔽比例之關係(10T model) ... 58 圖 5.1 0%、50%、85%、100%四個屏蔽比例作為測試電路 ... 60 圖 5.2 測式電路之區塊圖... 60 圖 5.3 四位元偽隨機信號產生器... 61 圖 5.4 轉態邊緣交錯機制處理後之波形圖... 62 圖 5.5 匯流排中由中繼器間隔之 1mm 示意圖 ... 63 圖 5.6 晶片佈局圖... 64 圖 5.7 匯流排區塊佈局... 65 圖 5.8 匯流排電路之眼圖(0.5V、25℃、TT) ... 66 圖 5.9 匯流排電路之眼圖(0.5V、25℃、FF)... 69 圖 5.10 匯流排電路之眼圖(0.5V、25℃、SS)... 70 圖 5.11 量測儀器設置圖 ... 72 圖 5.12 PCB 接線圖 ... 73 圖 5.13 晶片打線圖... 73 圖 5.14 VCORE=1V、VI/O=0.56V 不同屏蔽下之眼圖 ... 74 圖 5.15 VCORE=1V、VI/O=1V 不同屏蔽下 0.8G-1.4G 之眼圖 ... 75 圖 5.16 VCORE=1V、VI/O=1V 不同屏蔽下 1.6G-2.2G 之眼圖 ... 76 圖 5.17 臨界資料速率下不同屏蔽比例之信號抖動... 77
x
表目錄
表 1.1 各製程之單位耦合電容值... 2 表 2.1 拔靴帶式電路在各操作電壓下之漏電與升壓效率... 10 表 3.1 MSG90 電阻、電容參照表 ... 21 表 3.2 步階響應在結合式模型與分散式模型之效果... 23 表 3.3 T1-T10 模型之差異量 ... 26 表 5.1 PAD 分配表 ... 65表 5.2 TT corner 下 Post-simulation 與 Pre-simulation 比較表 ... 68
表 5.3 FF corner 下 Post-simulation 與 Pre-simulation 比較表 ... 70
表 5.4 SS corner 下 Post-simulation 與 Pre-simulation 比較表 ... 71
表 5.5 VCORE=1V、VI/O=0.56V 不同屏蔽下之信號抖動 ... 74
表 5.6 VCORE=1V、VI/O=1V 不同屏蔽下 0.8G-1.4G 之信號抖動 ... 75
表 5.7 VCORE=1V、VI/O=1V 不同屏蔽下 1.6G-2.2G 之信號抖動 ... 76
表 5.8 規格表... 78
1
第一章
緒論
電子產品已成為現今生活中不可或缺的一部分，各式各樣的可攜式裝置蓬勃發展， 因此如何做到輕薄短小與省電即是當前重要的課題。為了要縮小電子產品的體積，我們 可以憑藉著現今積體電路的技術將電路板整合成一顆晶片，即是所謂的 SoC (System on Chip)，而要如何做到低功耗也是我們研究的目標。 隨著技術的演進，越來越多的模組整合進入 SoC，使得模組間之匯流排越來越長， 若要顧及信號之完整度而使用常見的直流電源線作為保護會大幅增加負載，或是將傳輸 線之距拉開來避免彼此的干擾則會增加大量的面積。而在模組內邏輯閘的延遲因電晶體 尺寸的縮小而縮短的情況下，模組與模組之間的傳輸線延遲也日顯重要。而在現今倡導 綠能還有可攜式裝置追求更長的使用時間之趨勢下，低功率的電路技術一直是研究的重 點方向。因此要如何在功耗、面積與速度之間做取捨又要顧及信號之完整就是我們的研 究目標。2
1.1 研究動機
隨著製程的進步，晶片內匯流排逐漸成為晶片設計上的瓶頸。原因在於製程的進步 縮小了電晶體的尺寸卻沒有縮短匯流排的長度，更而甚之，更多的模組進入了 SoC 使 得匯流排的長度不減反增。此外，匯流排中彼此並排的傳輸線產生大量的耦合電容 (Coupling Capacitance)，如圖 1.1 所示，製程的進步縮短了導線間彼此的間距，使得這 些耦合電容隨著製程的縮小而變大，如表 1.1 所示，而增加的耦合電容意味著更嚴重的 串音現象(Crosstalk)與更多的負載電容。 圖 1.1 匯流排之耦合電容與基底電容示意圖 表 1.1 各製程之單位耦合電容值 若要降低串音現象造的影響常見的做法有兩種;一為將直流電源線安插在相鄰的傳輸線 間作為屏蔽(Shielding)[14]，此做法雖能大幅抑制串音現象卻要承受大量的耦合電容負 Spacing Leng th Width CC CC3 Ground Shielding Ground Shielding Partial Shielding Partial Shielding Coupling Noise Coupling Noise Coupling Noise Coupling Noise 載，使得傳輸每位元所需焦耳 (J/bit)大幅上升。第二種是將傳輸線間之間距拉開[15]， 這種做法雖然能在降低串音現象的同時也降低耦合電容造成的負載，但是此做法要付出 大量的面積做為代價，因此在實務中通常難以使用。 如圖 1.2 所示，完全屏蔽(Fully Shielding)能完全免疫串音造成的雜訊，代價卻是大 量的電容負載造成功耗上升，而沒有屏蔽(None Shielding)雖然負載小但有大量的雜訊進 入導致訊號無法傳輸;因此我們的想法是在完全的屏蔽與沒有屏蔽之間取權衡，找出最 佳的屏蔽比例(Partial Shielding)讓一部分我們可以接受的雜訊進入以換取負載的降低， 使得速度得以提升與達到低功耗的目標。 (A) (B) (C) 圖 1.2 (A)完全屏蔽 (B)部分屏蔽 (C)沒有屏蔽
1.2 論文結構
本論文分為六個章節，第一章為緒論，說明匯流排之發展狀況、研究動機與論文結 構。第二章為背景回顧，說明本論文所使用之本實驗室關於低壓匯流排之技術與介紹先 前文獻所設計之匯流排系統。第三章為晶片匯流排之模型，介紹我們所使用的線間電阻 與電容模型和其計算方式，另外也將匯流排內耦合效應之現象模型化，以此來做最佳化 之計算。第四章為晶片內匯流排之設計與最佳化之結果。第五章為量測考量與結果。第 六章則為結論與未來方向。4
第二章
背景回顧
2.1 低功率中繼器
為了達到低功率消耗，由基本的功率消耗公式P fCV2可知，降低系統的操作電 壓為最直接有效的方式。但是當傳輸線系統的操作在低電壓的環境時，電路的操作速率 將嚴重降低，將造成電路可運作的速度不如預期之外，當系統的操作電壓小於電晶體的 門檻電壓時，電路更遭受嚴重的製程變異影響。 因此在低操作電壓的環境之下可考慮使用拔靴帶式反相器(bootstrapped inverter)作 為中繼器，如圖 2.1 所示，將中繼器的輸出擺幅放大為 2VDD ~ -VDD，如此一來即可增 加中繼器的驅動能力，增加傳輸線系統的操作速度，中繼器之擺放可見[1][2][3][4][5]。 -VDD 2VDD Vin Vout 圖 2.1 置入了拔靴帶式中繼器的晶片內部傳輸線系統5 但此作法卻產生另一項問題：若使整條傳輸線負載的訊號擺幅放大為三倍，將造成 功率消耗增加為九倍，此時電路的功率消耗與正常電壓操作時相同，得不到任何的好 處。 因此我們所使用的作法如圖 2.2 所示，在傳統中繼器之前加入拔靴帶式電路，以增 加中繼器的驅動能力。參考圖 2.3，如此作法雖然會增加拔靴帶式電路與中繼器之間負 載(C1)的功率消耗為九倍，卻沒有增加主要傳輸線負載(C2)的功率消耗，因此只需多付 出相對少量的功率消耗，即可增加傳輸線系統的操作速度，以達高速低功率消耗的目 的。 GND VDD Vin Vout -VDD 2VDD 圖 2.2 本論文的拔靴帶式晶片內部傳輸線系統
C1
C2
圖 2.3 本論文的拔靴帶式中繼器負載6
2.2 拔靴帶式反向器電路
拔靴帶式反相器電路[6]如圖 2.4，此電路理想上可提供上下擺幅為正兩倍至負一倍 之操作電壓驅動後方 CMOS 反相器電路，以提供較佳的驅動能力在低壓環境中驅動連 接線的大負載。電路可分為兩個部份，電晶體 MP1、INV3與 C2負責將電壓提升到兩倍 VDD，電晶體 MN1、INV2與 C1則讓電壓降到-VDD。其中 MP1負責讓 C2充電維持 VDD 的壓差，而 INV3雖然看似一般反相器，但其作用在於充電時內部之 NMOS 導通提供 GND 電壓，而要升壓時則是 PMOS 導通讓 VDD再加上充飽電的 C2之 VDD壓差讓電壓 升至兩倍 VDD。MN1、INV2與 C1之功能如同 MP1、INV3與 C2只是目的是讓電壓降到-VDD。 MP2與 MN3即作為開關切換兩倍 VDD與-VDD，MP3與 MN3則為一般的反相器電路作為 驅動後級負載使用，因為前級拔靴帶式電路提供了兩倍 VDD至-VDD的驅動電壓，使得 此反相器得以在 VDD接近臨界電壓或是低於臨界電壓的工作環境中仍可推動大負載。 INV1 INV3 INV2 C1 C2 MP2 MP1 MN2 MN1 MP3 MN3 VDD IN n3 OUT 圖 2.4 拔靴帶式反相器7
電路的升壓動作如圖 2.5 所示，當輸入訊號為 VDD轉 0 時，反相器 INV1的輸出為
0 轉 VDD，INV2中之 NMOS 導通接地，經由 INV2中之 NMOS 之地再加上電容 C1上預
先儲存的+VDD-電壓差使電晶體 MN2的源極降壓至-VDD，反相器 INV1之 VDD輸出讓電 晶體 MN2導通將-VDD的電壓傳遞至後方，驅動 CMOS 反相器。同時電晶體 MP1的閘級 電壓為-VDD，電晶體 MP1導通，此時 INV3中之 NMOS 導通提供地電壓，電容 C2經由 MP1源極之 VDD到 INV3中之 NMOS 的源極接地儲存電壓差-VDD+。在此時序中，電容 C1執行升壓動作(boost)，電容 C2執行重置動作(reset)。 當輸入訊號由 0 轉 VDD時，電路的動作如圖 2.6 所示。反相器 INV1的輸出由 VDD
轉 0，INV3中之 PMOS 導通，使得 MP2之源極電壓經由 INV3中 PMOS 源極之 VDD加
上電容 C2上預先儲存的-VDD+電壓差推升至 2 倍 VDD，此時 INV1之輸出為 0 導通 MP2
讓 2VDD的電壓傳遞至後方，驅動 CMOS 反相器。同時電晶體 MN1閘級電壓為 2VDD，
電晶體 MN1導通，INV2中之 PMOS 導通連接 VDD，電容 C1經由 INV2中 PMOS 之源極
連接 VDD到 MN1之源極接地，儲存+VDD-之電壓差。在此時序中，電容 C1執行重置動 作(reset)。，電容 C2執行升壓動作(boost)。 總結來說此電路就上述兩個模式下切換，在一邊將電壓往 2 倍 VDD或是-VDD提升 時，另一側之動作為讓其中之電容再次完全充電，以準備下次轉態時之升降壓所需。其 中設計的考量就在於電容之充電完整與否，這關係到 INV3中之 NMOS 與 MP1，還有 INV2 中之 PMOS 與 MN1間之比例關係，此外還有儲能原件會產生漏電之影響，將於後 續章節詳述。
8 INV1 INV3 INV2 C1 C2 MP1 MN2 MP3 MN3 VDD n3 VDD - VDD + 0 0 + VDD --VDD VDD 圖 2.5 拔靴帶式反相器操作原理(輸入由 VDD轉 0) INV1 INV3 INV2 C1 C2 MP2 MN1 MP3 MN3 OUT n3 VDD 0 - VDD + VDD 2VDD + VDD -0 圖 2.6 拔靴帶式反相器操作原理(輸入由 0 轉 VDD)
9 然而拔靴帶式電路有其使用上之限制，如圖 2.7 所示，Node1 上側電晶體之源極與 下側電晶體之汲極與其基底端產生 PN 介面，在升壓過後 Node1 之電位將提升至 2VDD， 使得 PN 介面兩端有 VDD的順向壓差，如果操作電壓過大則此 PN 介面將導通而造成漏 電，在 Node2 有相同的現象。實際模擬結果如圖 2.8 所示，在操作電壓為 0.5V 時理想 上可將電壓提升至兩倍至 1V，然而考量內部節點上有寄生電容造成分壓，因此實際上 僅能提升 52.2%，且有微量的漏電情形。若操作電壓往上提升為 1V，可以看到提升效 率略降為 51.1%而漏電情形加劇，此情形可以合理推測為 PN 介面上之跨壓已使其些微 導通。若我們再把操作電壓提升至 1.5V，此時升壓效率降至 48.5%，且 PN 介面順相導 通造成嚴重的漏電情情。總結來說，拔靴帶式電路之升壓點受制於內部 PN 介面僅能提 升至 PN 介面之導通電壓，超過此電壓將使得介面導通而漏電，使得升壓僅能維持在基 底電位加上介面之導通電壓，在此製成下若加入考量寄生電容造成的分壓影響，最大的 操作電壓約略在 1V，超過此電壓則會有嚴重的漏電現象讓升壓效率下降。 C1 C2 VDD IN OUT n3 n1 n2 圖 2.7 拔靴帶式電路中 PN 介面示意圖
10 0.5V 0.761V -0.256V 0V 0.757V -0.250V 1V 0V 1.5V 0V 1.511V 1.483V -0.485V -0.452V 2.228V 2.021V -0.415V -0.509V 20ns
V
DD=0.5V
V
DD=1.0V
V
DD=1.5V
n3
圖 2.8 拔靴帶式電路在不同操作電壓下之升降壓效果模擬圖 0.5V 1V 1.5V Leakage rate 0.2mV/ns 1.4mV/ns 10.4mV/ns Boost efficiency 1.522 1.511 1.485 表 2.1 拔靴帶式電路在各操作電壓下之漏電與升壓效率11
2.3 拔靴帶式反向器電路模擬結果
IN n1 n2 n3 OUT VDD IN n3 OUT n1 n2 0.5V 0V 0.76V 0.5V 0V -0.26V 0.76V -0.26V 0.5V 0V 圖 2.9 拔靴帶式反相器各節點電壓波形圖 圖 2.7 為電路在操作時各節點的電壓波形。受到升降壓電容會與節點寄生電容分 壓的影響，升降壓效果無法完全地達到 2VDD至-VDD。我們所使用的拔靴帶式反相器 與傳統 CMOS 反相器比較如圖 2.8，可看出其在輸出驅動能力上好上許多。電路前端的反相器(INV1、INV2與 INV3)將升降壓電容(C1與 C2)與輸入隔開，如此一來即使輸
入訊號的轉態時間較長，但經過電路前端的反相器後，訊號重整為斜率較陡峭的數位 訊號，避免後端電路因訊號轉態緩慢，而受短路電流影響，造成升降壓的效果不如預 期。因此依其功能，在此可稱前端的反相器有對波形整型(shaping)的效果。
12 0 20 40 60 80 100 120 140 160 180 200 220 240 260 20 40 60 80 100 120 140 160 180 200 Loading Capacitor (fF) T ra n si ti o n T im e (n s) 20 22 24 26 28 30 32 34 Im p ro v em en t (t im es ) BSINV CMOS_INV 圖 2.10 拔靴帶式反相器與傳統 CMOS 反相器比較 總結拔靴帶式反相器的優點：(1) 在低壓時的反相器驅動能力改善效果良好。(2) 升 壓電容的大小與負載無直接關係，適合推動大負載的應用。(3) 升壓後，電路受製程 變異的影響較小。(4)電路簡單而容易設計。
13
CC CC
Csub Csub Csub
A
B
C
2.4 匯流排等效電容模型
晶片內匯流排間之傳輸線彼此緊密相鄰，使得耦合電容遠大於導線與基底間的基底 電容，為線電容的主宰項，然而耦合電容之等效容值會隨著相鄰信號之式樣不同而有大 幅度的差異。如圖 2.9 所示，這是估算平行線間等效電容的常見做法[7]，這模型以三條 平行線為架構，中間為受測端兩旁則為干擾端，當兩邊受測端與干擾端進行同向轉態則 耦合電容為零，只有對基底的電容;當干擾端一邊靜止另一邊與受測端進行同向轉態， 我們看到的等效電容為基底電容加上一個耦合電容;當干擾端兩邊靜止或是一端與受測 端進行同向轉態另一端則為反向轉態，此時等效電容為一個基底電容加上兩個耦合電容; 當干擾端一邊為靜止一邊與受測端進行反向轉態，則等效電容為一個基底電容加上三個 耦合電容;而當干擾端兩邊皆與受測端進行反向轉態，等效電容為一個基底電容加上四 個耦合電容。 Switch Pattern(A,B,C) Effective Capacitance of Line B
(↑↑↑),(↓↓↓) Csub (─↑↑),(↑↑─),(─↓↓),(↓↓─) Csub+CC (─↑─),(─↓─),(↑↑↓),(↓↑↑),(↓↓↑),(↑↓↓) Csub+2CC (─↑↓),(─↓↑),(↑↓─),(↓↑─) Csub+3CC (↑↓↑),(↓↑↓) Csub+4CC 圖 2.11 平行線等效電容模型[7]
14
另一種常見的估算法為米勒耦合係數(Miller Coupling Factor)，討論兩相鄰平行線間 等效耦合電容之倍數。當相鄰兩線為同向轉態則等效耦合電容為 0，因此係數為 0;當轉 態時鄰端靜止則看到一個等效耦合電容，係數為 1;若違相鄰兩線為反向轉態則看到兩 倍等效耦合電容，係數為 2。耦合電容值隨著信號的不同而會有大幅度的變動，從功耗 的觀點上來看，等效電容的容值大小正比於功率的消耗，因此隨著不同的信號進入功耗 可能會大幅上升。此外不同的等效電容值會影響充放電的時間使得上升下降的時間不同， 也就造成延遲不確定性(Delay Uncertainty)，最明顯的影響就是會產生信號抖動(Jitter)。
2.5 中繼器交錯式排列
為了要解決串音現象與等效耦合電容變異造成的問題，將中繼器交錯排列(Stagger) 是一種常見的方式[8]。如圖 2.10 所示，將中繼器以相互交錯的方式排列，當前一級的 鄰線訊號轉態耦合進入中線，下一級鄰線則會反向轉態耦合抵消前一級對中線的影響， 理想上可以將彼此干擾的串音現象相消。此外藉由這種交錯式的擺放，還能平衡隨著訊 號改變而變異的耦合電容值，當相鄰線為反向轉態而看到 MCF 為 2 時，下一級則會變為 同向轉態使得 MCF 為 0，而當相鄰線一邊轉態一邊靜止時，下一級仍會維持一邊靜止一 邊轉態使得 MCF 為 1，將所有的轉態狀況平均下來可發現 MCF 為持在 1。 圖 2.12 中繼器以交錯的方式擺放[8]15 然而要抵消串音現象產生的突波(Glitch)先決條件就是各級的邏輯閘延遲要趨近 零，若邏輯閘延遲過長則前級產生的突波並無法與後級產生的突波相消，而是變成一前 一後兩個反向的突波。而平衡等效的耦合電容值讓平均 MCF 維持在 1，避開了可能 MCF 為 2 的最差狀況，卻也讓 MCF 為 0 的最佳狀況消失，因此功耗能否降低要視進入的訊號 而定。平均 MCF 維持在 1 理論上可以處理延遲不確定性的問題，然而若在前級已經產生 的抖動並無法在後級抵消掉。此外中繼器擺放的位子也受到嚴格的限制[9]，若偏離理 想的擺放位置則效果會大打折扣，然而在佈局上很難以匯流排走線為首要考量，因此實 務上有使用的難度。
2.6 混和極性中繼器
為了要解決交錯式排列對於擺放位置過於敏感的限制，另一種方式是使用兩種不同 極性的中繼器，使得相鄰線間前級與後級之轉態互補，藉以達到抵消或是平衡耦合造成 的影響[12]。如圖 2.11 所示，奇數線使用一般的反相器為中繼器，偶數線則置入非反相 的中繼器，假設第一段出現相鄰線為反向轉態使得 MCF=2 的最差情形，則第二段則會 變成同向轉態使得 MCF=0，整段的平均 MCF 仍維持在 1，其它形式的訊號輸入也有一 樣的互補效果，使得平均 MCF 接能穩定維持在 1。First Half
Second Half
16 此種方式相較中繼器交錯式排列對於擺放位置的要求並不敏感，且平衡等效耦合電 容有一樣的效果，然而依然面臨相同的問題，雖然平衡了等效耦合電容卻不能消除耦合 造成的信號抖動。
2.7 邊緣調整
另一種降低等效耦合電容的技巧是調整轉態邊緣(Edge)[16][18]，如圖 2.14，錯開 相鄰線間的轉態時機，如此一來 MCF 可以恆定在 1，避免延遲不確定性造成的信號抖動。 d0=0 d1=d>0 d2=d>0 d3=d>0 d4=d>0Inverter Repeater Delay Element
圖 2.14 加入延遲元件錯開相鄰線之轉態邊緣[16] 若使用上升下降時間不對稱的中繼器，如圖 2.15 所示，可以將 MCF 降低在 0 至 1 之間。兩邊訊號為反向轉態時因為上升下降時間的不對稱，讓兩邊轉態邊緣每經過一個 中繼器就隔的越開始得 MCF 為 1;而當兩邊訊號為同向轉態時則兩邊信號之邊緣並不會 錯開，因此 MCF 維持在 0。此種作法在功耗上因為 MCF 從 0 到 2 的變動有效壓制到 0 至 1，因此的確能有效降低功耗。然而這種做法直接影響了訊號的占空比(Duty Cycle)， 加劇訊號的抖動是我們所不希望的。
17
d
0=0
d
1=d>0
d
2=d
1d
3=d
2d
4=d
3Fast Pull-up Skewed Repeater
Fast Pull-down Skewed Repeater
圖 2.15 使用上升下降時間不對稱的中繼器來降低 MCF[16] 圖 2.16 的方式是只調整單邊的邊緣，讓上升邊緣縮減半個週期，因此上升的 邊緣與下降邊緣彼此錯開，不會出現 MCF=2 的最差情形，使得 MCF 維持在 0 至 1 之間[17]。此做法雖能有效降低 MCF 然而 MCF 的變異也就代表著信號抖動。此外一 般置入中繼器式的匯流排系統，其資料傳輸速率(Data Rate)為時鐘頻率(Clock Rate)兩倍，而此種作法之資料傳輸率只能和時鐘頻率一樣，也就代表著傳輸訊號 無法達到此匯流排硬體速度的極限。 CLK Vo1 Vo2 Vo3 MCF=2 MCF=0 CLK Vo1 Vo2 Vo3 MCF=1 MCF=0 圖 2.16 單邊邊緣調整以降低 MCF[17]
18
2.8 主動式屏蔽
以直流電源線屏蔽能有效解決各種耦合造成的影響，然而造成的負載太大使整個匯 流排的效能受要嚴重傷害，負載的增加也意味著功耗的上升。因此使用主動式屏蔽能提 供良好的抗雜訊效果又不傷害到效能[19]，如圖 2.15 所示，在主要傳輸線兩旁加上屏蔽 線，與直流屏蔽不同的是，兩旁的屏蔽線上不是直流訊號而是與受保護的主要傳輸線同 步，因此主要信號不會受到雜訊的干擾，而因為兩旁的訊號與主訊號同步，因此 MCF 永遠在 0，讓主要傳輸線看到的等效負載變小，效能得以提升。V
in1
V
in2
V
in3
V
out1
V
out2
V
out3
圖 2.17 主動式屏蔽[19] 然而此種作法只能保護特定線而無法在所有的傳輸線上使用，因此在晶片內匯流排 這種每條線互為干擾與受害者的系統上並不適用。此外這種屏蔽方式的效果是否真能得 到好處要經過審慎的計算，因為雖然降低了主要傳輸線上的等效耦合電容，卻要另外付 出驅動兩旁屏蔽線的功耗，另外屏蔽線對其餘傳輸線造成的影響也必須考量。19
第三章
晶片內部匯流排模型
3.1 晶片內部匯流排模型
在此章節將介紹如何建立晶片內匯流排之模型，包括一般連接線電阻與電容模型之 建立、時間常數之計算、與耦合效應模型之建立。連接線之電阻與電容模型依據實際製 程參數與佈局建立，以三條連接線並排之形式表示一條匯流排模型。時間常數之計算將 估計線電阻與線電容造成的時間常數，此外也將估計中繼器之時間常數。而耦合效應模 型將以三條平行連接線之形式來建立，以此模擬相鄰信號之間彼此耦合之效果，此外我 們也將建立平行線間加入屏蔽金屬線後之匯流排模型，以此來模擬耦合效應與負載增加 之後所產生效應彼此之間的關係。20
3.2 晶片內部連接線模型
晶片內部連接線模型(on-chip interconnect model)如圖 3.1 與圖 3.2 所示。其中 W 為
連接線寬度，S 為連接線間距，T 為連接線與上下層金屬的間距，TOX為連接線金屬層 的厚度，而電容部分：CC為連接線與同一層金屬之間的耦合電容，Ca為連接線與上下 層金屬之間的平面電容，Cf 為連接線的邊緣電場電容。以下就連接線電阻與連接線電 容的建立分別說明。 Top Layer Bottom Layer
Metal Wire S Metal Wire Metal Wire
W TOX T 圖 3.1 晶片內部連接線示意圖 Top Layer Bottom Layer
Metal Wire Metal Wire Metal Wire
Cf Ca Cf
CC
Cf Ca Cf
CC
21 連接線的單位長度電阻值可由下式導出，其中 W、TOX如圖 3.1 所示，ρ 則為金屬 材質的介電阻率。 WIRE OX r W T (3.1) 連接線的單位長度電容值如下式所示，其中 CC為連接線間的耦合電容，Ca為連接 線與上下層金屬間的平面電容，Cf為連接線的邊緣電場電容，而 W 為連接線寬度，S 為連接線間距，請參見圖 3.1。 f WIRE C a C C 2C 2C W 4 S (3.2) 以式 3.1 和式 3.2 帶入製程參數之後即可推估單位長度電阻值與單位長度電容值， 然而在實際製作上理論值與實際數據仍有誤差，因此為了盡可能讓我們建立的模型接近 實際環境，我們根據所使用的 TSMC MSG90 製程釋出的量測統計數值作為我們模型的 依據。 我們模型建立的環境為 TSMC 90 MSG 製程，使用第五層金屬為連接線，不考慮上 層板，而下層板則為基板，線寬為 0.14um，線間距為 0.14um。此環境之實際量測數據如表 3.1 所示，因此我們的單位長度電阻值為 0.514 Ω/um，而單位線電容值則如式 3.3 所示，其 值為 7.34 fF/um。 CW I R E 2 C C Ca W 2 C (3.3) f Width(um) Space(um) RS (mΩ/sq) CC(fF) Ca(fF) Cf(fF) 0.14 0.14 72 0.0991 1.42 2.91 表 3.1 MSG90 電阻、電容參照表
22
3.3 時間常數估計
晶片內部連接線時間常數之估計一般有兩種型式，分別為結合式模型(Lumped)與分 散式模型(Distributed)兩種。結合式模型將每個線段的阻抗視為一個大電阻，每個線段 的電容也同樣集合成一個大電容，如圖，因此整個線段的時間常數即為: R C (3.4) R C Vin Vout 圖 3.3 結合式電阻電容模型 結合式的電阻電容模型並不精確，然而其簡單的型式適合用來在第一時間評估電路 特性或是用於簡化公式的推導。分散式的電阻電容模型如圖 3.4 所示，根據艾蒙延遲 (Elmore delay)，若我們將一條連接線等份地切成 N 段，則所得的時間常數如下式: j N j i j 1 i 1 C R
(3.5) 若我們所分割的段數遠大於一，則我們得到的近似結果如下: N 1 RC 2 N (3.6) RC (N >> 1) 2 (3.7)23 R1 C1 R2 C2 RN CN Vin Vout 圖 3.4 分散式電阻電容模型 根據兩個模型我們得以估計電阻電容網路的各項延遲參數，包括延遲時間(tp)、時 間常數()、上升時間(tr)等，如下表所示[ 1]:
Voltage Range Lump Model Distributed Model
0→50% 0.69RC 0.38RC
0→63% RC 0.5RC
10%→90% 2.2RC 0.9RC
0→90% 2.3RC 1.0RC
24
3.4 置入中繼器之時間常數
為了要降低傳輸線造成的延遲，我們一般會在長連接線中置入中繼器，本節將說明 如何估算置入中繼器之後的時間常數[20]。置入中繼器之連接線示意圖如圖 3.5，其等 效模型如圖 3.6 所示，時間常數如下所示: 2 w w o gd gs o w w gs r c r (c c ) (r c r c )L L 2 (3.8) Vin Vout (rw,cw,L) 圖 3.5 置入中繼器之連接線示意圖±
Vin Vout (rw,cw,L) ro cgd cgsInv Output Inv Input
25 在未置入中繼器的情況下，傳輸線的時間常數 R C，訊號上升與下降時間為 1.386RC (在此定義為20% ~ 80%VDD)，傳輸延遲為 0.693RC(0% ~ 50%VDD)，若以 置入一中繼器將傳輸線截為兩段為例，此時單段傳輸線之電容電阻變為一半，時間常數 為 0.25RC，上升下降時間為: r f R C 1 T T 1.386( ) 1.386( RC) 2 2 4 (3.9) 傳輸延遲則為: D d d R C R C T 0.69( ) t 0.69( ) 2 2 2 2 RC =0.69 t 2 (3.10) 因此若中繼器之傳輸延遲(td)遠小於傳輸線造成的延遲，則置入一中繼器可降低一 半之傳輸延遲。 以此模型得以評估每隔多長的連接線需要置入一組中繼器，有效降低訊號在連接線 上的延遲。此外，因為數位邏輯運作上電晶體橫跨了截止區、飽和區與三極管區，因此 ro並非定值，經由 3.8 式我們可以得知當我們在一中繼器後掛上一個大的負載電容，則 時間常數會由 roCL所主宰，因此我們可以藉由步階響應來逆推出一個平均 ro，對於我 們之後的公式推導有相當的幫助。
26
3.5 晶片內部匯流排電阻電容模型
匯流排之電容示意圖與晶片內部連接線的示意圖相同，請見圖 3.1 與圖 3.2。然而 要觀察匯流排上的耦合效應我們需要建立匯流排電阻電容網路之 SPICE 模型，為了要 求模擬的精確不能僅以結合式模型表示，然而要是將匯流排以分散式模型呈現，分成越 多段當然越精準而模擬的時間也會大幅增加。因此要分成多少段才足夠精確，根據文獻 [1]指出，以 T3 模型來模擬，其誤差量已低於 3%。 T 2T R/2 R/2 C R/4 R/2 R/4 C/2 C/2 R/6 R/3 R/3 C/3 C/3 R/6 C/3 3T 圖 3.7 分散式電阻電容連接線模擬模型 根據我們要觀察耦合效應在匯流排上交互影響的用途，我們以相鄰線間耦合產生突 波(Glitch)的模擬結果來驗證精準度，結果如圖 3.8 與表 3.3 所示，以 T10 模型為基準， 模型間之差異量在 T3 已小於 3%。 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 差異量 21.1% 5.91% 2.37% 1.2% 0.68% 0.4% 0.23% 0.13% 0.06% 0 表 3.3 T1-T10 模型之差異量27 圖 3.8 T1-T10 模型之差異量 由上可知在要求模擬的精準度上，T3 的分散式模型已經足夠，然而因為我們需要 分析屏蔽金屬線在匯流排中造成耦合與負載上帶來的影響，需要調整匯流排上屏蔽的比 例，因此使用 T10 模型(圖 3.9)來模擬較合乎我們的需求。以下為使用 T10 之匯流排模 型，其示意圖如圖 3.10 所示，深色部分為傳輸線，淺色部分則為屏蔽金屬，三條傳輸 線被屏蔽金屬所包圍，每條金屬線皆以 T10 分散式模型表示，傳輸線與屏蔽線間之相 鄰節點以耦合電容連接。若要調整屏蔽的比例則可按百分比拿掉中間屏蔽金屬的電阻電 容之後以相鄰傳輸線間之耦合電容取代。
28 圖 3.9 T10 分散式模型 圖 3.10 T10 匯流排模型 Signal Wire Shielding Wire Signal Wire Shielding Wire Signal Wire Substrate Shielding Wire Shielding Wire 圖 3.11 匯流排截面圖 R/20 R/10 R/10 C/10 C/10 R/10 C/10 R/10 C/10 R/10 C/10 R/10 R/10 C/10 C/10 R/10 C/10 R/10 C/10 R/20 C/10
29 SPICE 上我們使用 T10 分散式模型來模擬匯流排，然而在理論推導上為了要降低 計算的難度，我們使用結合式模型作為我們推導的依據。如圖 3.12 所示，其中
r
o為前 級中繼器之輸出阻抗、R
L為單位線電阻、CC為單位耦合電容、CL包含連接線對基板之 單位電容(CB)與對隔絕金屬線之單位電容(CS)。我們假設有 S%的連接線被隔絕金屬保 護而總長為 L，則: * *(1 %) C C c C L S (3.11) 2* * * % L S B c C L S C (3.12) Vaggressor1 Vaggressor2 Vvictim ro ro cC cL ro cL rL rL rL cL cC 圖 3.12 結合式匯流排模型30
第四章
晶片內部匯流排系統
4.1 晶片內部匯流排系統
隨著製程的演進，晶片的面積不斷縮小而操作的速度則是越來越快，然而元件 隨著製程縮小匯流排的長度卻因為更多的電路整合進入晶片內而不減反增，此外製 的縮小也讓相鄰線間的寄生電容隨著距離的縮短而變大，因此不論是在面積上或是 速度上，匯流排都逐漸成為晶片設計上的瓶頸。 在面積、速度與功耗的取捨上，要達成高速而低功率消耗，我們使用拔靴帶式 中繼器找到突破的方法，這部分已在第二章 1 到 3 節表示。此章將主要說明降低匯 流排面積之考量。為了要降低匯流排所使用的面積，我們希望匯流排能以最高的密31 Ground Shielding Ground Shielding Partial Shielding Partial Shielding Coupling Noise
Coupling Noise Coupling Noise
Coupling Noise 度排列，然而此做法最大的問題就是緊密排列的平行連接線會造成嚴重的串音現象， 讓連接線彼此的間距相隔越短，其耦合電容就越大，串音現象就越發嚴重，因此一 般為了要避免串音現象會安插屏蔽線在連接線之間，以此來隔絕串音現象，然而此 做法帶來大量的負載使得操作速度無法提升且造成更多的功率消耗。 我們的想法則是使用屏蔽線保護部分的連接線，將串音現象抑制到我們得以容 忍的範圍即可，而拿掉部分的屏蔽線則可降低屏蔽線造成的負載，以此換取速度上 的提升或是降低功率的消耗，如圖 4.1 所示: (A) (B) (C) 圖 4.1 (A)完全屏蔽 (B)部分屏蔽 (C)沒有屏蔽 以信號的抖動來看耦合效應與負載效應造成的影響，如圖 4.2 所示，我們預期 信號的抖動會先因為屏蔽線所保護的比例增加使得耦合效應得到抑制而降低，隨後 因為屏蔽線增加帶來的負載效應造成 ISI 信號抖動[21]。
32
Ji
tt
er
Shielding Percentage Jitter reducing due to
less coupling source
ISI jitter increase with loading rising
圖 4.2 使用屏蔽線保護之比例與信號抖動之關係 為了要驗證我們預期的結果，於本章中將建立耦合效應之模型[22]與 ISI 效應之模 型[23]，藉由此模型找出最佳的屏蔽比例使信號抖動抑制於一定範圍內以此降低功耗或 是提升速度，此外也提出降低耦合效應造成信號抖動之方法，並分析耦合效應實與 ISI 效應際對於信號抖動之成因。
4.2 轉態邊緣交錯機制
匯流排在沒有屏蔽線保護的狀況下將會有嚴重的耦合效應進而導致信號抖動。若以 電容負載來看，如圖 4.3 所示隨著不同信號組合，等效的耦合電容值(CC)在 0~4 倍變化， 等效電容值的不同也就造成充放電時間不同因而產生上升下降時間的差異，也就造成信 號的抖動。33
CC CC
Csub Csub Csub
A
B
C
Switch Pattern
(A,B,C) Effective Capacitance of Line B
(↑↑↑),(↓↓↓) Csub (─↑↑),(↑↑─),(─↓↓),(↓↓─) Csub+CC (─↑─),(─↓─),(↑↑↓),(↓↑↑),(↓↓↑),(↑↓↓) Csub+2CC (─↑↓),(─↓↑),(↑↓─),(↓↑─) Csub+3CC (↑↓↑),(↓↑↓) Csub+4CC 圖 4.3 平行線間等效電容 我們藉由圖 4.3 中連接線 B 上之訊號的上升邊緣來觀察這個現象，若連接線 B 上 之訊號上升時相鄰的兩線都在穩態則其所見到的等效電容為 Csub +2 CC，訊號 B 之電壓 對時間的關係如式 4.1 所示，其中 R 為線電阻與輸出阻抗。 ( 2 ) ( ) (1 sub c ) t R C C v t e (4.1) 我們定義信號的抖動為在轉態的臨界電壓(Threshold Voltage)上之時間差，我們假設 臨界電壓為 vth而通過臨界電壓的時間為 t0，根據式 4.1 我們可以導出時間對電壓之關 係式: 1 ( 2 ) ln( ) 1 sub c t R C C v (4.2)
34 Let v t( )0 vth 0 1 ( 2 ) ln( ) 1 sub c th t R C C v (4.3) 1 ( ) ln( ) 1 c g c th t R C C v (4.4) 式 4.4 即是因為耦合效應造成等效電容變異所產生的信號抖動，根據圖 4.3 電容值 之變異範圍為 0CC到 4CC，所以信號的抖動如下式: 1 1 ( 4 ) ln( ) ( ) ln( ) 1 1 g c g th th Jitter R C C R C v v . 1 4 ln( ) 1 c th C R v (4.5) 為了要處理耦合效應產生的信號抖動，我們的想法是讓相鄰線間彼此的訊號相差 180 度的相位差，使得相鄰的信號轉態時都相差半個週期。處理過後的信號在轉態時相 鄰的信號永遠都是處在穩態，因此等效的電容值固定為 Csub+2CC，沒有等效容值的變 異理想上所有信號的上升與下降時間皆一致，也就沒有耦合效應產生的信號抖動。 而要實踐這個方法相當的簡單，我們在所有的奇數連接線前加上正緣觸發的 D 型 正反器，而偶數連接線前則是負緣觸發 D 型正反器，如圖 4.4 所示:
35 D Q Q D Q Q D Q Q CLK CLK CLK Odd1 Even1 Odd2 圖 4.4 轉態邊緣交錯機制示意圖 CLK Odd1 Even1 Odd2 圖 4.5 操作波形示意圖 操作波形如圖 4.5 所示，我們使用不歸零資料編碼(NRZ)，需要一組頻率等同於資 料傳輸速率的時鐘訊號來控制正反器。如圖所示，所有的訊號在轉態時相鄰線上的信號 一定都維持在穩態。
36 模擬結果如圖 4.6 與圖 4.7 所示，圖 4.6 為沒有使用轉態邊緣交錯機制之結果，我 們可以看到匯流排受到耦合效應干擾而產生嚴重的信號抖動，若目標為將抖動抑制在 10%UI 內，則不使用此機制約略只能操作在 100Mbps。 圖 4.6 不使用轉態邊緣交錯機制 而在使用轉態邊緣交錯機制後，在抖動 10%UI 的相同條件下速度則得到顯著的提 升，得以操作在 1Gbps，如圖 4.7 所示。
37 圖 4.7 使用轉態邊緣交錯機制
4.3 耦合效應
理想上，匯流排上的信號經過轉態邊緣交錯機制處理過後，轉態邊緣已經不會受到 耦合效應的影響，因而不會有信號的抖動，然而我們發現因為耦合效應而產生的突波 (Glitch)，以往的考量多是防止造成誤動作，在特定狀況下也會對轉態邊緣造成影響進 而產生信號抖動。我們先將匯流排模型中耦合出的突波模型化，再分析突波對於信號抖 動的影響。38 我們以結合式匯流排模型來進行耦合生成突波之推導，如圖 4.8 所示，我們以 中間之連接線作為觀察突波產生的待測線，兩旁之連接線作為造成耦合突波之干擾線， 其中 R1、R2、R3 包含了線電阻與中繼器之輸出阻抗，CL1、CL2、CL3 則是線與中繼 器之寄生電容，CC1 與 CC2 則為 R1 R2 R3 CC1 CL1 CL2 CL3 Vi1 Vi3 Vo1 Vo2 Vo3 CC2 圖 4.8 正向突波模型
我們先計算 Vi1 對 Vo2 造成的影響，之後再依據重疊定理加入 Vi3 造成的影響，根 據克希荷夫電流定律分別解出 Vo1、Vo2、Vo3 三個節點的電流公式，在此我們假設 Vi1 與 Vi3 為兩個上升步階函數電壓源並在複頻域進行計算:
39 1 1 1 2 1 1 1 -( - ) 0 DD O C O O L O V V s sC V V sC V R (4.6) 2 1 2 1 2 2 3 2 2 2 ( - ) ( - ) 0 O C O O C O O L O V sC V V sC V V sC V R (4.7) 3 2 3 2 3 3 1 ( - ) 0 O C O O L O V sC V V sC V R (4.8) 接著我們假設 R=R1=R2=R3、CL=CL1=CL2=CL3、CC=CC1=CC2，並且將式 4.6 與式 4.8 代 入式 4.7 解出 Vo2: 2 2 2 2 2 2 3 3 2 1 C DD O C L C L L RC V V s R C C sRC sRC s R C (4.9) 2 1 1 ( 3 ) -3 3 [ ] 1 1 ( 3 ) L L C O DD L L C RC R C C V V sRC sR C C (4.10) 依據逆拉普拉斯變換解得 Vo2 對時域之關係: -( 3 ) 2( ) (- ) 3 L C L t t R C C RC DD O V V t e e (4.11) 因為 Vi3 對於 Vo2 的關係與 Vi1 對於 Vo2 完全相同，因此根據重疊定理我們可以 得出 Vi1 與 Vi3 對 Vo2 所產生的突波電壓為:
-( 3 ) 2 2 ( ) ( ) (- ) 3 L C L t t R C C RC DD O V V t u t e e (4.12)
40 R1 R2 R3 CC1 CL1 CL2 CL3 Vo1 Vo2 Vo3 CC2 + - + -+ -+ -圖 4.9 反向突波模型 而當兩旁干擾線為下降步階函數即會在中間維持穩態的待測線上出現反向突波，示 意圖如圖 4.9 所示，推導的過程與正向突波之生成大致相同，結果如式 4.13: -( 3 ) 2 ( ) ( ) ( ) 3 L C L t t R C C RC DD O V V t u t e e (4.13) 一般狀況下，耦合產生的突波只要不會越過臨界電壓造成數位電路的誤動作對於系 統就沒有實質的影響，然而在圖 4.10 中出現的情形顯示在速度達到一定程度後，突波 無法在半個單位間隔(Unit Interval，UI)內回到穩態電壓，因而造成待測線上之信號轉態 邊緣受到突波的干擾，當反向突波後信號上升則上升時間會較不受干擾的狀態下慢，反 相突波後之下降時間則較不受擾的狀態快，而當正向突波在上升邊緣前，此上升邊緣會 變快，而正向突波在下降邊緣之前，則下降時間較慢，上升下降時間的變異也就是所謂
41 的信號抖動。當兩旁干擾線同為上升或是下降轉態產生最大的正向突波或是反向突波這 兩個極端值，進而造成待測線上訊號轉態有四個上升下降時間之變異，而耦合效應造成 的信號抖動之值就在於這四個極端值間取最大差值。為了要抑制這種現象最直接的想法 就是降低耦合效應所產生的突波大小，若能抑制突波使其在影響轉態邊緣之前即能回到 穩態電壓就不會造成信號抖動的產生。而一般處理耦合效應產生突波的辦法為拉開連接 線彼此之間的間距或是在連接線間加入接地的屏蔽線以此來保護信號的傳輸，然而拉開 連接線的間距與我們使用最小面積來設計我們匯流排系統的目標相違，因此我們希望能 以加入屏蔽線的方式來處理。 Negative Glitch
Slower Rising Time
Positive Glitch
Faster Rising Time
Negative Glitch
Positive Glitch
Faster Falling Time
Slower Falling Time
42
4.4 屏蔽比例分析
我們希望藉由加入屏蔽線來抑制相鄰傳輸線間彼此的耦合效應，然而加入屏蔽線雖 能有效抑制耦合效應，但連接線與屏蔽線更加接近的間距使得線間之耦合電容值上升， 電容負載的增加導致功耗的上升與速度的下降。因此如果我們在一段匯流排中讓一部份 的信號線被屏蔽線所保護而一部份的信號線裸露出來，如圖 4.11 所示，耦合產生的突 波會透過裸露出來的部分進入信號線中，然而如果我們能找出一個屏蔽比例將耦合效應 產生的影響控制在容忍範圍內，如此一來能讓信號線避免多餘屏蔽線所造成的負載，以 此換取功耗的下降與速度的提升。 Signal Wire Shielding Protect 圖 4.11 部分屏蔽匯流排示意圖 根據我們先前推導的耦合突波模型，我們在其中加入屏蔽線相關的參數，模型圖如43 圖 4.12 所示，其中 CC為信號線與信線間之耦合電容，CB為對基板電容，CS則為信號 線到屏蔽線間之電容，我們假設有 x%的信號線被屏蔽線所包圍則: %2 L B g S c C C x C (4.14) (1 %) C C c C x (4.15) 根據式 4.12，加入屏蔽線相關參數後的正向突波對時域關係式為: - -( %2 ) [ %2 3 (1 %)] 2 ( ) (- ) 3 B SC B SC C t t R C x C R C x C C x DD O V V t e e (4.16) rL r0 cs cB cg cs cC rL rL cs cs cC cB cB cs cs cg cg r0 r0 圖 4.12 加入屏蔽線後之匯流排模型
44 我們可以發現突波之電壓峰值隨著屏蔽的比例之上升而降低，如圖 4.13 所示: G li tc h V o lt ag e (m V ) Shielding Percentage 圖 4.13 突波電壓與屏蔽比例關係圖
Remained voltage at half UI will interfere the edge.
Time(ns) G li tc h (m V ) Shielding Percentage(100%-0%) 圖 4.14 不同屏蔽比例之突波電壓與半單位間隔後殘存電壓
45 然而我們關注的點在於耦合產生的突波是否能在轉態邊緣前回到穩態電壓，如圖 4.14 所示，因此突波電壓的峰值並不是重點，而是要看半個單位間隔後突波殘存的電壓 值，殘存的電壓值越接近穩態電壓則造成的信號抖動就越少。 為了估算最佳的屏蔽比例讓信號抖動的影響降至最低，我們發現所有的突波都是經 由相同的中繼器之輸出阻抗來進行放電，因此耦合進入待測線中之電荷量越多則放電的 時間越長，也就代表轉態邊緣上之電壓值越高，信號的抖動就越嚴重。我們將突波峰值 去乘上待測線之負載電容即能得出兩旁干擾線耦合到待測線上之電荷量，待測線上之負 載電容隨屏蔽比例之變化如圖 4.15 所示: CL (F ) Shielding Percentage 圖 4.15 負載電容與屏蔽比例關係圖
46 耦合突波之峰值隨著屏蔽的比例而下降，然而負載電容值隨著屏蔽比例的上升 而增加，而將負載電容乘上突波之峰值電壓後，如圖 4.16 所示，在約略百分之四十的 屏蔽比例下有最大的耦合感應電荷，隨著屏蔽的比例提高感應電荷量隨之下降。 圖 4.16 耦合感應電荷與屏蔽比例之關係 從信號抖動的模擬圖來看，圖 4.17 為各個屏蔽比例在不同速度下之信號抖動，可 以發現在低速時信號的抖動在各個屏蔽比例下並無顯著差異，然而當速度接近 1Gbs 時， 如同我們預期的耦合效應開始造成信號抖動，在 40%屏蔽比例時有一個峰值出現之後 隨之下降，在超過 85%之後再度上升，這部分是受到 ISI 效應與其他因素影響所致，將 會在後續章節詳述。 C o u p li n g C o u lo m b (m C ) Shielding Percentage
47 圖 4.17 信號抖動與屏蔽關係模擬圖
4.5 ISI 抖動
一般之數位邏輯電路當輸入信號為隨機資料時常會發生 ISI 抖動，特別是在操作在 接近臨界速度時特別嚴重。我們首先假設一串數位資料，: ( ) n ( ) n r t a p t nT
(4.17) 其中 an表示此筆資料為 0 或 1，p(t)則由步階函數組成: ( ) ( ) ( ) p t s t s t T (4.18) ( ) n[ ( ) ( ( 1) )] n r t a s t nT s t n T
(4.19) 我們用泰勒級數在臨界電壓展開此函式:48 (1) 0 0 0 ( ) ( ) ( ) ( ) s tnT s t nT t t s t nT (4.19) (4.20) 接著我們假設在 tc時穿越臨界電壓 vth: ( )r tc vth (1) (1) 0 0 0 0 0 0 [ ( - ) ( - ) ( - ) - ( - ( 1) ) - ( - ) ( - ( 1) )] th n c c n v a s t nT t t s t nT s t n T t t s t n T
n{ (c -0 ) [( 1 ) 0( - ) -( 1 )0 ( - ( 1 ) ) ]0 ( -0 ) - ( - ( 1 ) ) } n a t t s t nT s t n T s t nT s t n T
n( c-0 ) [( 1 ) 0( - ) -( 1 )0 ( - ( 1 ) ) ]n 0 [ ( -0 ) - ( - ( 1 ) ) ] n n a t t s t nT s t n T a s t nT s t n T
(4.21) 則信號的抖動△tc=(tc-t0): 0 0 (1) (1) 0 0 [ ( - ) - ( - ( 1) )] [ ( - ) - ( - ( 1) )] th n n c n n v a s t nT s t n T t a s t nT s t n T
(4.22) 若我們以連續的三個位元來看信號 ISI 抖動，則有 001、110、010、101 四種情形， 當信號為 001 時tc之分子為vths t( )0 ，因為s t( )0 vth而我們假設vth 0.5，所以tct0。 而當信號為 110 時分子為vth[ (s t02 )T s t(0T)s t(0T)s t( )]0 ，因為為連續之 1 信 號我們假設兩位元前也是 1，因此s t(02 )T =1，tc t0。而當信號為 010 時: (1) (1) 0 0 0 0 0 0 ( ) n[ ( ) ( ) ( ) ( ( 1) ) ( ) ( ( 1) )] n r t a s t nT t t s t nT s t n T t t s t n T
49 0 0 (1) (1) 0 0 [ ( ) ( )] ( ) ( ) th c v s t T s t t s t T s t 因為s t( )0 vth，因此 0 (1) (1) 0 0 1 ( ) ( ) - ( ) c s t T t s t T s t (4.23) 而當信號為 101 時 0 0 0 (1) (1) (1) 0 0 0 [ ( 2 ) ( ) ( )] ( 2 ) ( ) ( ) th c v s t T s t T s t t s t T s t T s t 在此我們都假設兩位元前皆為連續 1 之穩態，因此s t(02 )T =1，s(1)(t02 )T 0， 因此當信號為 101 之抖動: 0 0 (1) (1) 0 0 [1 ( ) ( )] ( ) ( ) th c v s t T s t t s t T s t 0 (1) (1) 0 0 [1 ( )] ( ) ( ) s t T s t T s t 0 (1) (1) 0 0 1 ( ) ( ) ( ) s t T s t T s t (4.24) 由上述推導可知，ISI 抖動受到信號轉態斜率之影響，轉態斜率越小則信號抖動越 大，因此負載越大使得上升下降時降時間越長會讓信號受到 ISI 之影響愈加劇烈。我們
50 讓匯流排兩旁沒有干擾線影響之情形下，以 1Gbps 之隨機資料進行 Spice 模擬，模擬結 果如圖 4.18 所示，隨著屏蔽比例之上升信號抖動的程度也隨之增加。 圖 4.18 ISI 抖動之模擬結果@1Gbps 而另一個造成 ISI 抖動的原因在於我們做為中繼器使用得拔靴帶式電路。因為拔靴 帶式電路中含有升降壓電容，當電容充放電不及或是有漏電情形產生就會造成信號抖動。 在一般之拔靴帶式電路應用在低壓環境中，負責充放電容之電晶體因在低壓環境中因而 驅動能力有限，若操作速度過快則升降壓電容容易產生充放電不完全之情形。而我們所 使用之拔靴帶式電路，如圖 4.18 所示，則讓負責對升降壓電容充放電之電晶體 MP1與 MN1由升降壓過後之節點所驅動，因此能提供較大的電流給升降壓電容以提升充放電時 間。
51 INV1 INV3 INV2 C1 C2 MP2 MP1 MN2 MN1 MP3 MN3 VDD IN n3 OUT 圖 4.19 本文所使用之拔靴帶式電路 而另一個問題即是電容充放電完成後會有漏電之情形，若是輸入之信號為適當的時 鐘訊號讓內部之升降壓電容之容值定期刷新則不會有此問題，然而當頻率過慢或是輸入 訊號回隨機資料而有連續之零或是連續之一之情形產生，則電容上之電壓則會因漏電問 題而產生改變，模擬結果如圖 4.20 所示，此圖為節點 N3 在 VDD=0.5V、輸入信號為 500KHz 之時鐘信號之模擬結果，N3 為圖 4.19 中升降壓後之節點，理想上拔靴帶式電 路會將電壓拉到兩倍 VDD 與-VDD，然而因為內部寄生電容之緣故使得升降壓之效果 約略只有理想上的 70%，從模擬結果上可以看見節點 N3 無法維持升降壓過後之電壓值， 而是以 1ns 漏掉近 0.2mV 之速度在漏電，這些微電壓變化造成驅動後級電路之能力變 動，也就代表上升時間與下降時間不同而造成信號抖動，因此使用此拔靴帶式電路無法 操作在極低速之狀況，如果在輸入訊號為連續之零或是連續之一時也會有嚴重之信號抖
52 動產生。 790mV 610mV -280mV -60mV 1us 1us 圖 4.20 節點 N3 之模擬波形
4.6 完全屏蔽與 85%屏蔽之比較
由 4.4 節中圖 4.18 可知，隨著負載的增加 ISI 抖動的確是隨之上升，而圖 4.21 輸入 信號一樣是 1Gbps 的隨機資料，不同的是兩旁有干擾線一樣是 1Gbps 隨機資料作為干 擾源，並經過邊緣交錯機制處理，0%-85%之信號抖動隨著屏蔽增減而改變已於前面章 節分析，而 85%-100%隨著屏蔽的增加信號抖動加劇根據我們之前的假設為負載增加致 使 ISI 抖動愈發嚴重，然而與圖 4.18 相比信號抖動隨著屏蔽增加的量明顯大上許多。 我們先讓匯流排中一側的干擾源關閉以詳細觀察信號在匯流排中耦合後之情形，示意圖 如圖 4.22 所示，波形圖如圖 4.23 與圖 4.24 所示:53 圖 4.21 信號抖動隨屏蔽比例變動@1Gbps
±
±
aggressor1 aggressor2 victim Shielding Shielding 圖 4.22 單側干擾源示意圖54
Due to positive glitch Due to negitive glitch
7 m V 6 m V
ISI Induce Jitter Coupling Induce Jitter
Due to positive glitch
Due to negitive glitch
1 0 m V 9 m V 圖 4.23 待測線之眼圖下降邊緣@85%屏蔽 圖 4.24 待測線之眼圖下降邊緣@100%屏蔽
55 圖 4.23 為屏蔽比例 85%只有單側干擾源之待測線上模擬結果，我們以下降邊緣為 例，上升邊緣之情形與之相同。我們可以看到當臨邊之干擾源轉態時會在待測線上產生 突波，如同在 4.2 節中之分析，當臨邊往上轉態使得待測線上產生正向突波，而此突波 讓待測線之下降邊緣自較高之電位開始轉態，因此下降時間較長，而當臨邊為向下轉態 而產生反向突波，讓待測線之下降邊緣自較低之位準開始轉態，因此下降時間較短，這 兩者之差值即為突波造成的信號抖動。而當我們將屏蔽比例加到 100%可以發現臨邊之 轉態仍會產生耦合突波而影響待測線。如圖 4.24 所示，突波使得下降邊緣分成主要三 條不同的下降時間，而 ISI 造成的抖動因為訊號為 110 與 010 的差異，又讓每條線分岔 為二。雖然 ISI 抖動在 100%屏蔽中較於 85%屏蔽明顯大了許多，然而信號的抖動主要 仍是耦合產生的突波所造成。 理想上，100%的屏蔽是希望完全去除耦合效應造成的影響，然而比較圖 4.23 與 4.24 之後可以發現完全屏蔽和 85%對於耦合突波之抑制效果差異並不大，最直接的理由為 理想上將屏蔽線視為完全接地，因此耦合造成的影響無法穿越屏蔽線，但是實際上屏蔽 線與信號線相同，都是一條細長導線只有尾端接地，因此有與信號線相同的線電阻與線 電容，如圖 4.22 所示，所有耦合產生的影響仍要經過這些電阻電容才能排除，而在此 同時有一部份的耦合信號就會透過屏蔽線與信號線間之耦合電容再耦合到信號線上。 仔細比較圖 4.23 與圖 4.24 可以發現，在圖 4.24 中正向突波讓下降邊緣在時間上往 內縮減，而反向突波讓邊緣向外擴張。這與我們前面所述正向突波會拉長下降時間，反 向突波會降低下降時間的結論，如圖 4.23 所示，恰恰相反，而要如何解釋這個現象可 由圖 4.25 所示，當在完全屏蔽時干擾線產生一個上升邊緣，而此上升邊緣耦合到夾在 干擾線與待測線上之屏蔽線上產生一正向突波，而此突波對於待測線來說可視為更為接
56 近的干擾源，我們將屏蔽線上之突波視為一個方波訊號，它的上升邊緣與下降邊緣皆分 別對待測線耦合產生正向突波與反向突波，正向突波在影響到待測線之轉態邊緣前就已 回到穩態電壓，然而反向突波則會在更接近待測線之轉態邊緣處產生影響，因此當干擾 線為上升轉態產生正向突波而待測線向下轉態時，待測線之下降邊緣會向內縮減，若干 擾線下降轉態產生反向突波則會讓待測線之下降邊緣向外擴張，如圖 4.24 中所示。若 我們觀察眼圖之上升邊緣會有一樣的效應，只是方向相反。 圖 4.25 耦合效應在完全屏蔽下之穿透效果 ± ± Aggressor1 Victim Aggressor2 Shielding Shielding VO1 VO2 VO3 rON rL CL CL CL CL CL CC CC CC CC rON rL rL rL rL rON VS1 VS2 7 m V 3mV 3 4 m V VO1 VS1 VO2
57 我們藉由調整屏蔽比例來觀察這個現象，如圖 4.26 所示，可以發現屏蔽的增加讓 耦合產生的突波峰值降低，然而如前面效應所述，在完全屏蔽上干擾線耦合造成的突波 雖然較小，但殘存在半個週期後之電壓反而較大，而半個週期後就是轉態邊緣，因此殘 存較大的電壓即造成較嚴重之信號抖動。總結來說殘留的正向電壓會讓減少上升時間， 拉長下降時間，而反向電壓的殘留則會延長上升時間，降低下降時間。 在圖 4.26 中我們利用簡單的 1T 模型來掃描各個屏蔽比例下之干擾線上升在待測 線上產生耦合突波與半個週期後殘存電壓之關係，每條線相差 10%的屏蔽，我們可以 發現在約略 70%屏蔽時有最佳解讓殘存在半個週期後之電壓趨近於零，而當我們以較 精準的 10T 模型進行 SPICE 模擬則在約略 85%屏蔽處使殘存電壓趨近零，與前面預期 85%屏蔽下有最小信號抖動之結果相符。 0%Shielding 100%Shielding
Remain voltage at next half period will interfere the transition edge and induce jitter.
58
圖 4.27 半週期後殘存電壓與屏蔽比例之關係(1T model)
59
![圖 2.13 置入反相和非反相中繼器使得相鄰線互補轉態[12]](https://thumb-ap.123doks.com/thumbv2/9libinfo/8149446.167032/27.892.247.692.818.1069/圖213置入反相和非反相中繼器使得相鄰線互補轉態12.webp)
![圖 2.14 加入延遲元件錯開相鄰線之轉態邊緣[16] 若使用上升下降時間不對稱的中繼器，如圖 2.15 所示，可以將 MCF 降低在 0 至 1 之間。兩邊訊號為反向轉態時因為上升下降時間的不對稱，讓兩邊轉態邊緣每經過一個 中繼器就隔的越開始得 MCF 為 1;而當兩邊訊號為同向轉態時則兩邊信號之邊緣並不會 錯開，因此 MCF 維持在 0。此種作法在功耗上因為 MCF 從 0 到 2 的變動有效壓制到 0 至 1，因此的確能有效降低功耗。然而這種做法直接影響了訊號的占空比(Duty Cycle)， 加](https://thumb-ap.123doks.com/thumbv2/9libinfo/8149446.167032/28.892.199.752.467.693/過一個邊訊號為同向轉態時則兩邊信號之邊緣並不會錯開維持加.webp)
![圖 2.15 使用上升下降時間不對稱的中繼器來降低 MCF[16] 圖 2.16 的方式是只調整單邊的邊緣，讓上升邊緣縮減半個週期，因此上升的 邊緣與下降邊緣彼此錯開，不會出現 MCF=2 的最差情形，使得 MCF 維持在 0 至 1 之間[17]。此做法雖能有效降低 MCF 然而 MCF 的變異也就代表著信號抖動。此外一 般置入中繼器式的匯流排系統，其資料傳輸速率(Data Rate)為時鐘頻率(Clock Rate)兩倍，而此種作法之資料傳輸率只能和時鐘頻率一樣，也就代表著傳輸訊號 無法達到此匯流排](https://thumb-ap.123doks.com/thumbv2/9libinfo/8149446.167032/29.892.146.771.104.336/不對稱號抖動此外一般置入中繼器式的匯流排系統其資料傳輸Data流排.webp)
![圖 4.2 使用屏蔽線保護之比例與信號抖動之關係 為了要驗證我們預期的結果，於本章中將建立耦合效應之模型[22]與 ISI 效應之模 型[23]，藉由此模型找出最佳的屏蔽比例使信號抖動抑制於一定範圍內以此降低功耗或 是提升速度，此外也提出降低耦合效應造成信號抖動之方法，並分析耦合效應實與 ISI 效應際對於信號抖動之成因。 4.2 轉態邊緣交錯機制 匯流排在沒有屏蔽線保護的狀況下將會有嚴重的耦合效應進而導致信號抖動。若以 電容負載來看，如圖 4.3 所示隨著不同信號組合，等效的耦合電容值(C C](https://thumb-ap.123doks.com/thumbv2/9libinfo/8149446.167032/44.892.273.721.137.415/將建立耦合抖動之方法並分析耦合效應實與效應際對號抖線保護如圖.webp)
