實作一 : Tunable Q-Enhanced Active Bandpass Filter

Re 2

m in

Y g



^Re  

_{in 2} ^m

gs s

Z g

 C C

 

圖(4.8)負電導及負電阻電路

左圖是利用 NMOS 偶合對(cross-coupled pair)產生負電導-g_m/2，右圖 是藉由 NMOS 以電容作為源極退化產生負電阻-g_m/ω²C_gsC_s，對於電容 源極退化式的單端電路來說，其負阻抗與頻率平方成反比的關係，導 致濾波器無法產生平坦的通帶響應。相較於單端電路，平衡式的 NMOS 偶合對具有多項優點，像對於由電源線偶合來的雜訊及干擾有 較低的敏感性，且電路本身對稱的架構，有較小的偶次項非線性失 真，負電導與頻率的低相依性，使濾波器更容易達到通帶頻寬的要求。

4.4

實作一：

Tunable Q-Enhanced Active Bandpass Filter

(CMOS 0.18-μm)

4.4.1 研究動機

在通訊系統的傳輸中，對接收端而言，在所要頻帶的附近會同

時並存許多非相關訊號，為了減少鄰帶訊號對訊號產生不必要的干 擾，這時需要高選擇性的帶通濾波器來排除上述的干擾項。

由於將帶通濾波器置於低雜訊放大器前端會對接收機整體造成 過大的雜訊指數，未來將把帶通濾波器放在低雜訊放大器和混頻器間 做銜接，且考量到後級混頻器往往是雙端輸入，這次架構採用單端輸 入且雙端輸出。

4.4.2 電路架構

此電路是由兩級子電路並接而成，如圖(4.9)所示，考量到未來將會

用來銜接低雜訊放大器與雙平衡式混頻器，輸入端藉由變壓器將電路 差動輸入轉成單端輸入，輸出端仍維持差動輸出。

Vin Vout1

2

Vout

Q-Enhanced Cell

Q-Enhanced Cell

圖(4.9)整體濾波器架構示意圖

子電路如圖(4.10)所示，電路主要以 LC tank 與 NMOS 偶合對 (cross-coupled pair)構成，

inductor3D

Ctune

VDD

Qtune

V

1 2

3 4

圖(4.10)子電路架構圖

NMOS 偶合對用來產生與 LC tank 並聯的負電導，目的用來提升 LC tank 電感本身的 Q 值，根據[3]，假設電感本身的損耗以 Gloss表示，

偶合對的負電導以 G 表示，則 LC tank 並聯負電導後的整體 Q 值如 式(4.2)所示，

0

0

1

( )

1 ^loss

loss

Q Q

G L G G

G

 

  (4.2)

由上式可知，在穩定性條件(G_loss > G)成立的前提下，負電導的引入，

有效提升整體的 Q 值。此電路是以電流鏡做為偏壓電流源，且藉由

調整電流鏡的偏壓，可以在不同頻率下，調整負電導的大小，以補償 LC tank 損耗對頻率的相依性，而造成上述問題的原因已在 4.3 節論 敘過。為了使電路能改變操作的中心頻率，LC tank 是以可變電容作 為它的組成元件，如圖(4.11)所示，可變電容是以操作在反轉區 (inversion)的 PMOS 來實現，

c c

V

cap

圖(4.11)可變電容電路架構圖

藉由調整 Vcap來影響電容大小，進而改變 LC tank 的震盪頻率。LC tank 的電感是以立體電感取代一般的平面電感，如圖(4.12)所示，考量到 電路本身的架構，若以平面電感來實現，將會浪費過多的面積，且負 電導電路的使用，降低立體電感 Q 值不高對電路的影響性。

圖(4.12)立體電感架構圖

4.4.3 架構分析[3]

Gloss為LC tank的等效轉導值，G為NMOS偶合對(cross-coupled pair)的 等效轉導值，Ctot為第一級輸出端的總電容值，當濾波器的操作中心

( ) 0

H j  Q L (4.5)

從(4.5)式可知，當震盪頻率固定下，電壓增益與整體Q值成正比，由 於濾波器未來將會作為低雜訊放大器的後級電路，在此將低雜訊放大 器納入考量，可得到電路銜接後，整體的電壓增益如(4.6)式所示，

0 0

( ) _m( )

H j  G j Q L (4.6)

Gm(jω)為低雜訊放大器的轉導增益，由上式可知，在濾波器Q值與操 作頻率ω₀固定的情況下，電壓增益與低雜訊放大器的轉導增益成正 比，可藉由低雜訊放大器提升濾波器整體的增益以降低後級混頻器雜 訊的影響。

2. 雜 訊 考 量 : 此 濾 波 器 雜 訊 主 要 由 共 振 器 的 電 感 與 NMOS 偶 合 對 (cross-coupled pair)所貢獻，雜訊小訊號模型如圖(4.14)所示，

L

Gloss C Itan k² G I_²G

Vin G V_{m in} V_out

+ +

_ _

圖(4.14)雜訊小訊號模型

其中電感損耗電導(G_loss)與負電導(G)的方均根雜訊貢獻可表示為式

(4.7)、(4.8)，

2

tan_k 4 _loss

I  kTG (4.7)

2 2

4 ( )

G 3 m mbs ds

I_  kT g g g f (4.8)

由上兩式可知，雖然偶合對(cross-coupled pair)的電晶體轉導增加會改 善整體的Q值，但會對整體電路雜訊造成不良的影響。

4.4.4 電路設計

此電路架構主要分為三部分，LC tank、NMOS偶合對及電流鏡部

份，LC tank的電感是以立體電感實現，相較於一般的平面螺旋電感，

立體電感較省面積，本次電感是以sonnet軟體去模擬，藉由調整尺寸 已達到所要的Q值與感值，此電感外直徑為124μm，走線寬度為8μm，

圈數為兩圈。LC tank的電容是以操作在反轉區的PMOS實現，length 為0.18μm，width和finger數為5μm和30。偶合對的電晶體尺寸選太小 會無法補償電感的損耗，選太大會對雜訊與線性度造成影響，所以需 權衡各條件，以得到適當的尺寸。整體電路元件尺寸如圖(4.15)所示。

inductor3D

2.10 2.15 2.20 2.25 2.30 2.35 2.40 2.45 2.50 -30

2.10 2.15 2.20 2.25 2.30 2.35 2.40 2.45 2.50 -15

-10 -5 0

S22 (dB)

RF frequency (GHz)

圖(4.17)輸出返回損耗

2.10 2.15 2.20 2.25 2.30 2.35 2.40 2.45 2.50 -30

-25 -20 -15 -10 -5 0

S11&S21 (dB)

RF frequency (GHz)

圖(4.18)可調頻寬範圍

2.10 2.15 2.20 2.25 2.30 2.35 2.40 2.45 2.50

圖(4.21)Die Photo(1.08mm x 0.71mm)

4.4.6 結果與討論

此電路以CMOS 0.18μm製程實現，晶片如圖(4.30)所示，晶片面積

為1.08 x 0.71mm²，輸入端採GSG pad，輸出端採GSGSG pad，DC偏 壓放在上下方，各為PGP及PGPPGP pad。

此電路量測結果與模擬結果有些許誤差，在S參數部分，S21的峰值

在2.32GHz，比模擬結果低80MHz，推測是走線寄生效應的考量不精 確，造成頻率的飄移，且濾波器級間所用電容很小，尺寸很小的情況 下，容易受製程變易的影響。量測到可調整的頻寬仍為40MHz，而藉 由調整電流鏡的偏壓以改變濾波器的Q值，可使S21有10dB的變動空

間，IIP3的量測結果為-26dBm，推測是偶合對電晶體設計不良，造成 線性度偏低。雜訊指數在2.32GHz時為21dB，比模擬結果高1dB。

由於這次晶片在設計時，考量到製程變異會對電路本身效能表現有 所影響，所以設計可變電容以及用電流鏡當作偏壓電流源，目的是克 服頻率的漂移以及Q值的偏差，由結果可知，藉由補償電路的輔助，

量測結果沒有太過嚴重的誤差。

表4.1 Q增強型可調式濾波器模擬與量測比較表

Item Post-Simulation Measurement

Supply Voltage (V) 1.8

Insertion Loss(dB) 3.3dB 2.5dB

3dB bandwidth 50MHz 40MHz

IIP3 (dBm) -28 -26

Noise Figure (dB) 20 N/A

Power Consumption (mW) 10.9 8.7

Current Consumption (mA) 6.08 5.6

Chip Size(mm x mm ) 1.08 x 0.71

第五章

結論

本論文除了第二章的 2.4/5GHz 單端低雜訊放大器是使用 WIN 0.15μm HEMT 製程實現，其餘皆使用 TSMC 0.18μm CMOS 製程。

第二章實作差動型式的 LNA 及 PHEMT LNA，差動 LNA 雖然電路本 身架構特性較單端 LNA 來得好，但晶片面積的消耗，仍是需改善的 問題，PHEMT LNA 藉由 HEMT 製程高轉導、高 ft的特性，使放大器 在雜訊方面有良好的表現，2.4GHz PHEMT LNA 量測出來的雜訊指 數在操作頻率時達到 1.3dB，5GHz PHEMT LNA 可達到 1.4dB，IIP3 可達到 0.7dBm，但相較於 CMOS 製程來說，略大的功率消耗使得此 製程有實用上的限制。

第三章以兩級 LNA、被動混頻器及基頻電路實現 2.4GHz 接收 機，由於使用兩級 LNA，轉換增益可達 53dB，且 LNA 後極銜接雙 平衡式混頻器，被動混頻器低閃爍雜訊的特性，使得整體接收機在操 作頻率時雜訊指數為 5dB(Noise Floor)，雜訊轉折點(corner)在 230kHz 附近，整體消耗電流為 4.26mA。

第四章以差動電路的型式實現帶通濾波器，並藉由可變電容與電 流鏡來克服頻率飄移與製程變易的影響，由量測結果可知 S21 有 10dB 的調整空間，足以解決電路因製程變異而震盪或 Q 值不高的問題，

電路可調頻率介於 2.28GHz 至 2.32GHz，在操作頻率時，S21 為 -2.5dB，整體功耗為 8.7mW。

參考文獻

第二章：

[1] D. K. Shaeffer and T. H. Lee, “A 1.5 V, 1.5 GHz CMOS low noise amplifier,” IEEE J.

Solid-State Circuits, vol. 32, no. 5, pp. 745–759, May 1997.

[2] T. K. Nguyen, C. H. Kim, G. J. Ihm, M. S. Yang, and S. G. Lee, “CMOS Low-Noise Amplifier Design Optimization Techniques,” IEEE Trans. Microwave Theory Tech, vol.

52, no. 5, pp. 1433–1442, May. 2004.

[3] Lars Aspemyr, Henrik Sjöland, Harald Jacobsson, Mingquan Bao, Geert Carchon,Ericsson AB, Mölndal, Sweden.A 5.8 GHz 1.7 dB NF Fully Integrated Differential Low Noise Amplifier in CMOS."Asia-pacific Microwave Conference.2006.

[4] C. L. Hsiao, R.-M. Weng, K. Y. Lin, “A 1V fully differential CMOS LNA for 2.4GHz application“,Symposium on Circuits and Systems, pp. 245-248,2003.

[5] Li.X.: Kim. H.S.: Ismail. M.and Olsson. H.“A novel design approach for GHz CMOS low noise amplifiers." Radio and Wireless Conference.1999.

[6] A. Abidi and J. Leete, “De-embedding the noise figure of differential amplifiers,” IEEE J.

Solid-State Circuits, vol. 34, no. 6, pp. 882–885, Jun. 1999.

[7] H. Morkner, M. Frank, and B. Ingram “A novel 3V, 7 mA pHEMT GaAs active MMIC mixer/LNA for wireless applications” IEEE MTT-S Digest, 1995.

[8] B. Razavi, Design of Analog CMOS Integrated Circuits, New York: McGraw-Hill, 2001, pp. 365–366.

[9] J.- C. Huang, R:M. Weng, C.-C. Chang, K. Hsu. and K.-Y. Lin,"A 2V 2.4GHz Fully Integrated CMOS LNA,” 2001 IEEE International Symposium on Circuits and Systems, Sydney Aus-1ralia.Vol. 4. pp. 466-469, May 2001

[10] H. Morkner, M. Frank, and D. Millicker “A high performance 1.5 dB low noise GaAs PHEMT MMIC amplifier for low cost 1.5-8 GHz commercial applications”, 1993 Microwave and Millimeter-Wave Monolithic Circuits Symposium, pp. 13-16.

[11] Z. Qian, L. Wenyuan, W. Zhigong,Q. Cheng, Z, Xichang,”2.4GHz WLAN D-pHEMT LNA,” International Conference on Advanced Technologies for Communications, pp.171-174, 2009

[12] Jong Seol Yuk, Byoung Gun Choi, Chul Soon Park,”Device and circuit optimization of PHEMT MMIC LNA for low power consumption."Asia-pacific Microwave Conference.2001.

[13] E. H. Westerwick, “A 5 GHz band CMOS low noise amplifier with a 2.5 dB noise figure”, International Symposium on VLSI Technology,Systems, and applications, pp.

224-2227, 2001.

[14] C. H. Liao and H. R. Chuang, “ A 5.7-GHz 0.18μm CMOS gain-controlled differential LNA with current reuse for WLAN receiver”,Microwave and Wireless Components Letters, vol.13, 2003.

[15] W. M. Lim, et al., “A 5GHZ to 6 GHz integrated differential LNA”, Symposium on Circuits and Systems, pp. 4815-4818, 2005.

第三章：

[1] T.-K. Nguyen, V. Krizhanovskii, J. Lee, S.-K. Han, S.-G. Lee, N.-S. Kim, and C.-S. Pyo, “A low-power RF direct-conversion receiver/transmitter for 2.4-GHz-band IEEE 802.15.4 standard in 0.18- m CMOS technology,” IEEE Trans. Microw. Theory Tech., vol. 54, no. 12, pp. 4062–4071, Dec. 2006.

[2] B. Razavi, “Design considerations for direct conversion receivers,” IEEE Trans. Circuits Syst. II: Analog Digit. Signal Process., vol. 44,no. 6, pp. 428–435, Jun. 1997.

[3] W. Redman-White and D. Leenaerts, “l/f Noise in Passive CMOS Mixers for Low and Zero IF Integrated Receivers,” in European Solid- State Circuits Conf., Villach, Austria, 2001.

[4]E. Sacchi, I. Bietti, S. Erba, L. Tee, P. Vilmercati, and R. Castello, “A 15mW, 70 kHz 1/f corner direct conversion CMOS receiver,” in Proc. IEEE Custom Integrated Circuit Conf.,

Sep. 2003, pp. 459–462.

[5] S. Chehrazi, R. Bagheri, and A. Abidi, “Noise in passive FET mixers: A simple physical model,” in Proc. CICC, Oct. 2004, pp. 375–378.

[6] S. Chehrazi,A. Mirzaei,A. Abidi, “Noise in Current-Commutating Passive FET Mixers,”

IEEE Trans. Circuits Syst. I: Regular Papers., vol. 57,no. 2, Feb. 2010.

[7] J. Crols and Michel S. J. Steyaert , “A 1.5GHz Highly Linear CMOS Downconversion Mixer,” IEEE J. Solid-State Circuits, vol. 30 , no.7 , July.1995.

[8] M. Valla, G. Montagna, R. Castello, R. Tonietto, and I. Bietti, “A 72-mW CMOS 802.11a direct conversion front-end with 3.5-dB NF and 200-kHz 1/f noise corner,” IEEE J.

Solid-State Circuits, vol. 40,no. 4, pp. 970–977, Apr. 2005.

[9] N. Poobuapheun, W.-H. Chen, Z. Boos, and A. M. Niknejad, “A 1.5-V 0.7–2.5-GHz CMOS Quadrature Demodulator for Multiband Direct-Conversion Receivers,” IEEE J. Solid-State Circuits, vol. 42, no. 8, pp. 1669–1677, Aug.

2007.

[10] 陸熙良, “2.4-GHz 低功率接收機與應用於60- GHz 發射機之CMOS電路,” 國立 交通大學碩士論文, 2009.

[11] 鄧雅惠, “雙頻帶威福-哈特利鏡像消除接機與超寬頻 LR-CR 正交相位降頻 器,” 國立交通大學碩士論文, 2008.

第四章：

[1] T. Soorapanth and S. S. Wong, “A 0-dB IL 2140_30 MHz bandpass filter utilizing pp.

Q-enhanced spiral inductors in standard CMOS,” IEEE J. Solid-State Circuits, vol. 37, no.

5, pp 579–586, May 2002.

[2] B. Georgescu ,I. G. Finvers and F. Ghannouchi, “ 2 GHz Q-Ebhanced Active Filter With Low Passband Distortion and High Dynamic Range,” IEEE J. Solid-State Circuits, vol.41, no. 9, Sep 2006.

[3] F.Dülger, E. Sanchez-Sinencio, and J. Silva-Martinez, “A1.3-V 5-mW fully integrated tunable bandpass filter at 2.1 GHz in 0.35-_mCMOS,” IEEE J. Solid-State Circuits, vol.

38, no. 6, pp. 918–928, Jun. 2003.

[4] S. Pipilos, Y. P. Tsividis, J. Fenk, and Y. Papananos, “A Si 1.8-GHz RLC filter with tunable center frequency and quality factor,” IEEE J. Solid-State Circuits, vol. 31, pp.

1517–1525, Oct. 1996.

[5] D. Li, Y. Tsividis, “Active LC filter on silicon,” IEEE Proc.- Circuits Device Syst, vol.

147, No 1, Feb. 2000.

在文檔中 2.4-GHz PHEMT 低雜訊放大器、CMOS接收機與主動濾波器 (頁 98-0)