第一章 導論
1.2 論文組織
本篇論文將利用 TSMC 0.18 m CMOS 以及 WIN 0.15 m HEMT 製 程技術來設計晶片。本論文分為五個章節，第一章為導論，說明研究 動機與論文組織。第二章為低雜訊放大器，探討在設計低雜訊放大器 時，將會遭遇到的問題及如何在各個效能要求中做取捨，並實作差動 型式及 HEMT 製程的低雜訊放大器。第三章為低功率接收機，先比 較各接收機架構之優劣，接著針對直接降頻型式做探討，並實作 2.4-GHz 的低功率接收機。第四章為主動濾波器，會先探究 Q 值對濾 波器實現所造成的限制，接著尋求解決的方法，並實作差動架構的帶 通濾波器。第五章則對上述的所有電路設計與實作結果做個結論。
第二章
低雜訊放大器之設計
2.1 前言
低雜訊放大器是無線通訊系統重要的電路區塊之一，由於低雜訊放 大器為繼天線之後，訊號遭遇到的第一級電路，經下式(2.1)可知，低 雜訊放大器對系統整體的雜訊表現具有很大的影響力。
2 1
1 1 ( 1)
1
1 ( 1) 1 m
total
p p p m
NF NF NF NF
A A A
(2.1)
其中 NFm為各級的雜訊指數，Apm為各級的增益，由上式可知，當低 雜訊放大器在具有足夠增益以抑制後級雜訊的前提下，放大器本身的 雜訊表現對整體雜訊表現來說，佔相當高的比例，如何有效降低低雜 訊放大器的雜訊指數，將會是設計的重點之一。
對於低雜訊放大器的雜訊效能來說，不僅可藉由不同的電路架構來 改善，也可利用不同製程的特性，以達到更好的雜訊表現。
本章會先以疊接放大器為例，介紹低雜訊放大器如何在功率消耗的 限制下，達到輸入級匹配，並闡述在設計匹配時，為了維持各項效能 的要求，將會遭遇到的問題，第一件實作電路是以差動型式實現低雜 訊放大器，第二件作品是以 PHEMT 製程來實現電路。
2.2 低雜訊放大器原理
在設計低雜訊放大器時，有幾項需達成的目標，其中包含放大器 本身的雜訊指數、在良好線性度的前提下提供足夠的增益、產生 50 歐姆的輸入阻抗用來匹配銜接前端的傳輸線，由於低雜訊放大器的種 類繁多，這裡取疊接式源級退化架構作為出發點，分析與探討上述的 設計重點，之後的實作成品，也是以此架構作為設計骨架。
2.2.1 疊接低雜訊放大器架構
如圖(2.1)，此架構由兩顆 MOS 作疊接，Ls作為第一級 M1的源 級退化，Ls和 Lg在電路中所扮演的角色，在之後對電路雜訊的分析 會作深入的探討，而 M2為此電路帶來頻寬的增加、反向隔離度以及 減輕 M1對電路增益的負擔。由於從 M2源極看入的阻抗較少，使得 M1 產生的米勒電容減小，在頻率響應上將極點往高頻移動，造成頻 寬增加，且 M2汲極至源級的增益相當小，產生近似隔離的效果。M2
汲極端的 L 與 C，經由共振產生純阻抗，在操作頻率時，產生近似純 電阻的效果，卻克服掉純電阻直流下浪費電壓空間的缺點。
M1 M2
Lg
Ls L
C
RFin
RFout
VDD
VDD
圖(2.1)疊接低雜訊放大器
2.2.2 雜訊與阻抗匹配[2]
2
Zs
Im[Zopt]Im[Zs] (2.12) Im[Zin] Im[Zs] (2.13) Re[Zin]Re[Zs] (2.14) 在(2.10)式成立的條件下，要讓上述所列四個等式成立需要三個變數，
可以藉由調整電晶體大小和偏壓以及 Ls來使電路達到雙匹配。先調 整電晶體大小，使(2.11)式成立，接著選定 Ls來使(2.12)成立，最後選 定電晶體偏壓來使(2.14)成立，由於電路設計有環環相扣的特性，這 種骨牌式的選定需要經過某種程度上的微調與修正才能使電路設計 趨於完整，而如何在設計目標彼此牽制的情況下作取捨，會在後面的 論文作探討。
雖然圖(2.4)的架構能使低雜訊放大器同時達到雜訊與阻抗匹配，但 電路的功率消耗也是設計的重點之一，為了同時考量匹配與功耗，衍 生出新的架構，如下圖(2.6)，
M1
M2
vs
Rs
Lg
Ls
Cex
Zg
圖(2.6)跨接電容源級退化放大器
Cex對 Zopt的改變使電路放寬對功耗的要求，新的雜訊參數和輸入阻
y 1 x
s
0
了維持匹配，在虛部項部分，必須選擇放大 Lg，Lg的尺寸增加，伴
1 Im[ ]
s s g
t
sL Z sL
sC (2.26) Re[ ]=50
m s
s t
g L Z
C (2.27) 對於先進製程來說，式(2.26)約略等於式(2.25)，因此在設計匹配時，
可將式(2.26)忽略，在操作頻率確定的前提下，可由式(2.24)求出電晶 體大小，在設計 Cgs的同時，必須將功耗控制變因 Cex納入考量，Cex
選的過大，將會導致 ft的下降，進而影響 Fmin，得到電晶體及 Cex適 當尺寸後，接著利用式(2.27)求出 Ls，最後以式(2.25)求出 Lg。
2.3 實作一：5.6-GHz Differential Low Noise Amplifier
(CMOS 0.18-μm) 2.3.1 研究動機
為了建立一個對雜訊具有高容忍度的系統，差動低雜訊放大器是 個可研究的方向，由於差動電路架構本身抗雜訊的特性，提高了差動 低雜訊放大器的可行性。就接收端而論，為了可以排除不必要的高階 非線性項，接收機通常由雙平衡混頻器構成，此接收機架構提供了使 用差動低雜訊放大器的理由。
2.3.2 差動放大器之探討
M1 M2
圖(2.10)環境雜訊示意圖
對於低雜訊放大器而言，具有良好的抗雜訊能力是此電路主要目 標之一，在訊號傳輸的過程中，勢必會遭受環境的影響，外來的雜訊 會降低所要訊號的能見度，相較於單端低雜訊放大器，差動低雜訊放 大器具有對環境雜訊更好的免疫性，如圖(2.10)所示，由偏壓所注入 的雜訊對於差動訊號來說，屬於共模訊號，在產生輸出訊號的過程 中，環境雜訊所造成的影響將被抑制掉[8]。
除了雜訊的問題，線性度的好壞也是一個電路設計是否完整的參考因 素之一，接續 2.2.3 的探討，接下來將考慮差動電路的非線性問題，
由於差動電路本身的奇對稱特性，可將式(2.17)化簡成下式:
3 5
1 3 5
( ) ( ) ( ) ( )
y t x t x t x t (2.28) 電路所具有的差動型式將會使偶次非線性項消失，若差動電路元件彼 此不匹配，仍會產生偶次非線性項，這裡將忽略元件不匹配的問題，
參考文獻[]，假設有一弦波訊號 Vmcosωt 當作單級放大器與差動放大 器的輸入，可推得高次諧波的大小與一次諧波的大小比如下兩式:
2
圖(2.12)差模電路 圖(2.13)共模電路
差模電路可等效為一般源級退化低雜訊放大器，電路特性已在前節做 過分析，在此不再贅敘。相較於一般低雜訊放大器，共模電路略顯差 異，在源極部分多了一對 LC 電路，若 LC 電路設計在操作頻率共振，
將減小共模增益，使電路達到更好的抗雜訊能力，且 LC 並聯的型式 將節省直流的電壓空間，在不影響偏壓路徑的前提下，對所要頻率的 訊號產生效果。
2.3.3 電路設計
在設計差動放大器時，考量到電路的對稱性，將以電路的差模電 路作為設計的出發點，差模電路可視為一基本源級退化低雜訊放大 器，關於設計流程，將依循一般放大器的設計方式，對於輸入極和匹 配網路部分，先由預定功耗，初定電晶體大小以及偏壓，再藉由雜訊
及阻抗匹配決定 Ls、Lg、Ct以及修正過後的電晶體大小，此差動電路 M1的 width 選為 5μm、finger 數定為 22，根據文獻[1]，可知 MOS 元 件的閘級雜散電阻是雜訊貢獻來源之一，由下式(2.31)可知，
3 2 g
R R W
n L (n 為電晶體 finger 數) (2.31) 選取大的 finger 數可以降低閘級電阻，進而減少電阻所產生的雜訊。
Ls選為 680 pH、Lg選為 3.5 nH，當電感數值達到電路設計的要求後，
藉由組合電感圈數及半徑以產生較好的 Q 值，Q 值的提升將減少電 感的寄生電阻，且考量到電路佈局的走線長短，先選定圈數，接著選 取適當半徑，對於輸出級來說，LC tank 的共振頻率設計在 5.8GHz，
考量到雜訊的影響，同樣需要選取 Q 值較高的電感。
2.3.4 量測考量
在量測 S 參數時，可利用兩端 S 參數量測結果，經由數學的轉換，以 得到所需的數值，但對於雜訊的量測，必須重新做考量，根據文獻[6]，
量測架設如圖(2.14)所示，由於量測儀器只適用於單入單出的型式，
必須利用巴倫(balun)，使差動放大器與量測儀器做銜接，
DUT Power Split
Balun
Power Combine Balun
圖(2.14)量測架設示意圖
實際的被動巴倫本身會有損耗，像是變壓器彼此間的偶合效應，而損 耗會使元件貢獻雜訊，因此在作量測時，必須將巴倫的損耗考慮進去。
兩端點的雜訊因子(F)可表示為下式，
F= Available noise at output port Available noise at output port due to source resistor alone
而串接電路的雜訊因子如下式(2.32)，
1 ( 2 1) / 1 ( 3 1) / ( 1 2)
Fcasc F F G F G G (2.32) 本次串接電路由三端的巴倫與差動放大器構成，因此式(2.32)必須做 某種程度上的修正，將重新考慮各電路對雜訊的貢獻，並且從雜訊因 子的定義推導出新的公式。
假設輸入巴倫的端點一至端點二或三的功率增益和雜訊因子為 G1及 F1，輸出巴倫的端點二或端點三至端點一的功率增益和雜訊因子為 G2及 F2，量測架設如圖(2.15)所示，
Noise Figure Meter Noise Figure Meter
而在整體串接架構輸入端接上 50 歐姆後，可得到單獨由電阻所貢獻 的總輸出雜訊功率如式(2.37)，
1 2
resister 4
F kT G A G (2.37) 根據雜訊因子的定義及式(2.36)、(2.37)，可得到新的串接雜訊因子公 式如(2.38)所示，整體串接電路的功率增益如(2.39)所示，
1 1 2 1
1 1 1
( 1) / ( 2) / ( )
2 2 4
Fcasc F F G F A G (2.38)
1 2
casc 4
G G A G (2.39) 上述兩式的變數 F 及 A 為未知數，其餘變數皆可由量測儀器得知，
藉由量測到的參數，以得到所要的雜訊及增益響應。
2.3.5 晶片量測結果
-50 -40 -30 -20 -10 0 10 -100
-90 -80 -70 -60 -50 -40 -30 -20 -10 0 10 20
Output Power (dBm)
Input Power (dBm)
IIP3=-1dBm
圖(2.19)功率線性度
圖(2.20)Die Photo (1.0mm1.0mm )
2.3.6 結果與討論
本電路使用 CMOS 0.18m 製程，晶片照片如 0 所示，佈局分佈 是上下兩個 RF 埠採用 GSGSG pad，DC 點針放在電路的左下角且並 聯足夠的穩壓電容，以防振盪情況發生，這次設計由於電感的關係，
使電路面積較大，面積為 1.01.0mm2。
在量測結果方面，實際量測與模擬結果皆稍有誤差，佈局走線所 產生的寄生電容與寄生電阻，造成 S 參數的偏移與雜訊指數的上升，
實際電路操作在與模擬相同的跨壓環境下，因為走線寄生電阻的影 響，造成相較於模擬結果略小的電流，為了保持與模擬效能的一致 性，需使電路操作在更大的跨壓。
表2.1 5.6-GHz 差動低雜訊放大器模擬與量測比較表 Item Post-Simulation Measurement Supply Voltage (V) 1.8
Voltage Gain (dB) 32 31 Noise Figure (dB) 2.41 2.596
IIP3 (dBm) -1.85 -1 IP1dB (dBm) -4 -8.4 Input Return Loss (dB) <-10
(5.0GHz~6.45GHz)
<-10
(4.7GHz~6.1GHz) Current Consumption (mA) 2.78 2.8
表2.2 5.6-GHz 差動低雜訊放大器文獻比較表
2.4 實作二：5-GHz /2.4-GHz Low Noise Amplifier
(PHEMT 0.15-m)
2.4.2 電路架構
LNAin
LNAout
VDD
M1
M2
M3
M4
Lg
Ls
Lm
R1 2
R
C1
C2
圖(2.21)低雜訊放大器架構圖
此電路如圖(2.21)所示，輸入級為源級退化型式，第二級為共汲級 型式，且電路採取current-reuse的架構，電晶體M2、M4提供電路的直 流偏壓，由於pHEMT製程屬於空乏型電晶體，可操作在負壓，藉由
此電路如圖(2.21)所示，輸入級為源級退化型式，第二級為共汲級 型式，且電路採取current-reuse的架構，電晶體M2、M4提供電路的直 流偏壓，由於pHEMT製程屬於空乏型電晶體，可操作在負壓，藉由