第三章 使用被動混頻器之低功率放大器
3.2 架構選擇之考量
3.4.3 架構分析
入，假設放大器電壓轉移函數為A(f)，則放大器的迴路增益如下式(3.5) 所示，
( ) ( ) ( )
( ) ( )
gm
gm f
Z f T f A f
Z f Z f
(3.5)
由於切換電晶體的頻率轉換，阻抗Zgm(f)在低頻時將會正比於靠近LO 頻率時的阻抗Z’gm(f)，因阻抗Z’gm(f)在LO頻率時的響應幾乎沒變化，
使得阻抗Zgm(f)在基頻時近乎為常數，而由RC電路構成的Zf(f)在基頻 時呈現低通的頻率響應，在A(f)的大小及線性度為常數的假設下，回 路增益T(f)會隨著頻率升高而增加，進而使電路產生更好的線性交會 點(input-referred linearity intercept point)。
Rf
Cf
'
Zgm Zgm
Zf
圖(3.17)混頻器示意圖
3.4.4 電路設計:
1.低雜訊放大器
此低雜訊放大器架構分為兩級，對於第一級放大器來說，先設定電 晶體尺寸的初始值，長度(length)選為0.18μm，以便有最小的NFmin， 寬度(width)和並排數(finger)採取以短寬配多排的組合，目的是降低閘 極電阻的效應，閘極電阻與電晶體寬度及並排數的關係，已在第二章 論述過，接著設定電晶體初始偏壓Vgs，使電晶體操作在所要的區域 和讓電路消耗電流在可容許範圍內，再來調整並排數來使Re[Zopt]接 近50歐姆，並選取源極電感Ls以消去Zopt的虛部，接著微調電晶體偏 壓和並排數來使ωTLS接近50歐姆，並藉由閘極電感Lg來消除輸入阻抗 的虛部，最後設計Cex的大小，使電路減少功率的消耗，各元件選定 時，將面臨到許多層面的考量，在第二章已多所論及。此輸入極匹配 網路部分，電晶體寬度選為5μm，並排數選為30，Ls選為1.2nH，Lg
選為6.5nH，第一級偏壓電流為2mA。
對於放大器各級的輸出級部份，LC tank 元件的選取以共振在操作 頻率為前提，去選定電感與電容的值，顧慮到增益的大小，會以較大 感值搭配相對應電容值，當以台積實際電感模型去與理想電感做對應 時，會需要調整電感走線寬度、圈數與半徑，而上述三個變數主要以
佈局和電感本身Q值做為設計考量依據。第一級輸出級部份，電感值 為5.4nH(width=9μm、nr=4.25μm、rad=70μm)，電容為670Ff。整體電 路各元件尺寸如圖(3.18)所示，模擬如圖(3.19)所示。
6.5nH
1.2nH 5.4nH
5x30 5x40
0.5pF
670fF
600fF
3K
5x8 Vt
5x20 1.8V
500fF
In
Transformer
2.0mA
0.57mA 5x8
M3
Vbias
圖(3.18)低雜訊放大器電路圖
57
式來論述電晶體同時導通時，如何對雜訊造成放大的影響，根據文獻
3. 轉阻放大器設計
4.多重相位濾波器設計
級電阻需避免設計太大，以免使第二級電阻對雜訊造成影響。此電路 前級電阻為140歐姆， 後級電阻為240歐姆。
5.可調式增益放大器設計
此電路是NMOS和PMOS做搭配，產生一個可調增益的放大器，當
放大器收到訊號過大時，可利用此級降低增益，以避免影響到整體的 線性度。放大器是以PMOS架構取代傳統以電阻做為負載的型式，如 圖(3.24)所示，而以NMOS架構取代傳統以電阻做為源極退化的型 式，目的是節省電壓空間，以便有更好的線性度，對調整增益來說，
藉由操作在三極管區的電晶體，以改變電晶體等效電阻的方式來調整 增益大小，而負載電阻的改變會影響到電路本身頻寬，由於轉阻放大 器已把頻寬限制住，所以調整增益時，對頻寬所造成的影響，不至於 太過嚴重。此電路元件尺寸如圖(3.24)所示。
W=2x15
1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6 40
45 50 55 60
Conversion Gain (dB)
RF Frequency (GHz)
圖(3.26)轉換增益對RF頻率
-100 -90 -80 -70 -60 -50 -40 -30 -20 25
30 35 40 45 50 55 60
Vtune=1.8V Vtune=0.9V Vtune=0.85V
IF= 200kHz
Conversion Gain (dB)
RF Power (dBm)
圖(3.27)轉換增益對RF功率
-100 -90 -80 -70 -60 -50 -40 -30 -20 -10 0
100k 1M 10M 100M 0
5 10 15 20
Noise Figure (dB)
IF Frequency (Hz)
圖(3.30)雜訊指數對IF頻率
1 2 3 4 5
-25 -20 -15 -10 -5 0
measurement postsim
S11(dB)
RF frequency (GHz)
圖(3.31)輸入返回損耗
0.1 1 10 100 -20
-15 -10 -5 0 5 10 15
Conversion Gain (dB)
IF Frequency (MHz)
圖(3.32)轉換增益對IF頻率
圖(3.33)Die Photo(1.45mm x 1.0mm)
3.4.6 結果與討論
利用 CMOS 0.18μm 製程實現的晶片如圖(3.33)所示，晶片所占面
積為1.45 mm2，消耗功率為7.67mW，LO和IF port採用GSGSG pad，
RF port採用GSG pad，DC利用排針和點針。
由圖(3.31)可知，量測的輸入返回損耗比模擬來的低，造成彼此誤 差的可能原因是寄生效應的模型不夠精確，圖(3.25)為轉換增益對應 LO功率的變化，由圖可知所需LO功率較模擬時來的大，比模擬時多 3dBm。
圖(3.30)顯示在操作頻率時雜訊指數為5dB，而閃爍雜訊轉折點在 200kHz附近，雜訊指數的量測結果比模擬時高出1dB，可能原因是電 路本身走線的寄身效應。
圖(3.26)顯示的RF頻寬量測結果比模擬時低，由於用Cadence 工具 做萃線，無法將走線的電感性納入考量，導致出來結果的頻寬往低頻 移動。
表 3.1 2.4-GHz 接收機模擬與量測比較表
Item Pre Simulation Measurement
Supply Voltage (V) 1.8
Conversion Gain (dB) 55 53
RF Bandwidth (GHz) 2.29-2.47 2.22-2.36
IF Bandwidth (MHz) 45 20
NF (dB) 2.8@100kHz
2.75(noise floor)
9@100kHz 5(noise floor)
IP1dB (dBm) -56 -50
IP3dB (dBm)@Highest Gain -45 -41
Input Return Loss(dB) >10(2.1~2.8GHz) >10(1.9~2.6GHz)
LO-to-RF Isolation(dB) -- >50
Current Consumption (mA) 3.84 4.26
Power Consumption (mW) 6.9 7.67
Process 0.18 μm CMOS
Chip Size (mmmm) 1.45 x 1.0 mm2
第四章
Q 增強型可調式主動濾波
器
4.1 前言
射頻濾波器為無線通訊系統重要的區塊之一，用來濾除非所要頻 帶的干擾訊號及使通帶訊號在低損耗的情況下通過，目前市面上的濾 波器大部分是以外接式為主，而外接式的濾波器會消耗額外的功率且 需要阻抗匹配電路來做銜接，若將濾波器實現在積體電路上，不僅能 減少功率的消耗，額外電路的減少降低通訊系統建立所需成本，且積 體化使濾波器不必受到規格的限制，可以增加電路設計的彈性，像濾 波器的阻抗可以隨著不同需求的電路做改變，已達到最好的效能。
雖然在積體電路上實現濾波器具有許多優點，但在設計時，仍會遇 到許多瓶頸，一個主要的設計挑戰為平面螺旋電感本身的 Q(quality factor)值不高，Q 值不高的情況下，會導致濾波器對所要訊號有嚴重 的損耗，Q 值有限將會使濾波器難以達到所需的效能要求，必須藉由 不同的主動電路型式，來解決電感 Q 值不高的問題。
本章會先介紹 Q 值大小對濾波器所造成的影響，接著引入改善的 方法，並探討解決方法背後的原理，本次實作電路是以被動電感輔以 主動電路來實現。
4.2 架構選擇之考量
濾 波 器 一 般 分 為 兩 種 類 型 ， 梯 型 (Ladder) 與 窄 頻 偶 合 共 振 型 (narrowband-coupled-resonator)，梯型架構結合並聯與串聯共振，如圖 (4.1)所示，
圖(4.1)梯型帶通濾波器架構圖
但此架構的缺點為各被動元件的尺寸值差異太大，以一個中心頻為 2.14GHz 及頻寬為 60MHz 的帶通濾波器為例，元件的尺寸比例超過 30 倍。窄頻偶合型是以並聯或串聯共振器為主來做設計，由同一種 型式的共振器組成電路，以電感偶合並聯共振器如圖(4.2)所示，由於 共振器級間需利用電感來進行偶合，不僅增加面積且需要更多增加 Q 值的額外機制。
圖(4.2)電感串接帶通濾波器架構圖
以電容偶合並聯共振器如圖(4.3)所示，因共振器級間所需電容值通常 很小，太小的容值易受製程變異的影響，但考量到本次設計想以差 動型式實現濾波器及 Q 值機制的可行性，將選擇電容偶合架構做為 電路實現骨架。
圖(4.3)電容串接帶通濾波器架構圖
4.3 濾波器設計考量
1.Q 值影響
對於射頻濾波器來說，電感有限的 Q 值對要在晶片上實現濾波器 產生很大的限制，雖然有許多改善的方法，例如佈局方式的改量與 外加被動元件等，但利用標準 RF CMOS 製程的電感，Q 值仍然無法 達到設計濾波器所需的要求，若比較帶有損耗電感的濾波器與理想 濾波器，根據文獻[2]，模擬圖如(4.4)所示，由圖上可知，電感有損 耗時，也就是說，電感 Q 值不高的情況下，將難以達到濾波器的效 能要求。
0
-10
-20
-30
-40
-50
2.4 2.2
2.0
1.8 2.6 2.8 3.0
S11
S21 ideal nonideal
freq , GHz
dB
圖(4.4)理想與非理想響應
2.Q 值改善
實現高 Q 值的電感，可以利用主動元件創造出具有一般被動電感 特性的電路，但主動電感(active inductor)需要額外的功率消耗，且容 易對所實現電路線性度造成影響。而對被動電感來說，可藉由外加電 路來提升 Q 值，以主動元件的搭配，產生出負的阻抗來補償被動電 感本身的損耗。
3.負阻抗實現電路
下圖(4.5)為平面電感的俯視圖與等效電路，
Ls Rs
1
Cp Cp2
1
Rsub Rsub2 Cs
圖(4.5)螺旋電感俯視圖與等效電路
串聯電阻(Rs)等效金屬的歐姆損耗及基板渦電流的耗損，而 Rsub代表 基板電阻的損耗，Rs為電感主要的耗損來源，因此必須利用補償機制 來克服 Rs所造成的影響，以便使電感有良好的 Q 值。
圖(4.5)的電阻串聯電感架構可轉換為並聯型式，如圖(4.6)所示，
C
sL
sR
sC
pL
pR
p圖(4.6)串聯與並聯等效電路轉換
由於肌膚效應(skin effect)的影響，Rs可能會隨著頻率而改變，但對標 準的螺旋型電感來說，可忽略 Rs與頻率的相依性，在上述的假設之 下，可得到並聯電阻的等效電阻如式(4.1)所示，
2 2
( 2 1) s
p s
s
R R Q L
R
(4.1)
由上式可知，並聯電阻(Rp)受頻率影響甚劇，而若想克服電感本身的 損耗，與 RP並聯的負電阻必需與 RP有相同的頻率相依性，當作為補 償用的負電阻與電阻 RP彼此的頻率相依性無法契合時，補償後的 LC tank 會產生非理想的響應，進而造成濾波器通帶的失真[2]，如圖(4.7) 所示，虛線的響應表示負電阻頻率相依性不高的情況，
2.4GHz 0dB
ideal distortion
圖(4.7)通帶失真響應
一般的損耗補償電路有負電導及負電阻型式，如圖(4.8)所示，
Yin
Zin
Re 2
m in
Y g
Re
in 2 mgs s
Z g
C C
圖(4.8)負電導及負電阻電路
左圖是利用 NMOS 偶合對(cross-coupled pair)產生負電導-gm/2，右圖 是藉由 NMOS 以電容作為源極退化產生負電阻-gm/ω2CgsCs，對於電容 源極退化式的單端電路來說，其負阻抗與頻率平方成反比的關係，導 致濾波器無法產生平坦的通帶響應。相較於單端電路，平衡式的 NMOS 偶合對具有多項優點，像對於由電源線偶合來的雜訊及干擾有 較低的敏感性，且電路本身對稱的架構，有較小的偶次項非線性失 真，負電導與頻率的低相依性，使濾波器更容易達到通帶頻寬的要求。
4.4
實作一：Tunable Q-Enhanced Active Bandpass Filter
(CMOS 0.18-μm)4.4.1 研究動機
在通訊系統的傳輸中，對接收端而言，在所要頻帶的附近會同
時並存許多非相關訊號，為了減少鄰帶訊號對訊號產生不必要的干 擾，這時需要高選擇性的帶通濾波器來排除上述的干擾項。
由於將帶通濾波器置於低雜訊放大器前端會對接收機整體造成 過大的雜訊指數，未來將把帶通濾波器放在低雜訊放大器和混頻器間 做銜接，且考量到後級混頻器往往是雙端輸入，這次架構採用單端輸 入且雙端輸出。
4.4.2 電路架構
此電路是由兩級子電路並接而成，如圖(4.9)所示，考量到未來將會
用來銜接低雜訊放大器與雙平衡式混頻器，輸入端藉由變壓器將電路 差動輸入轉成單端輸入，輸出端仍維持差動輸出。
Vin Vout1
2
Vout
Q-Enhanced Cell
Q-Enhanced Cell
圖(4.9)整體濾波器架構示意圖
子電路如圖(4.10)所示，電路主要以 LC tank 與 NMOS 偶合對
子電路如圖(4.10)所示，電路主要以 LC tank 與 NMOS 偶合對