第二章 60GHz 使用覆晶封裝技術之反對稱二極體混頻器
3.5 實作二，使用除四除頻器具有閃爍雜訊改進之雙重降頻混頻器
(TSMC 0.18μm CMOS)
3.5.1 研究動機
在設計 CMOS 主動式混頻器的時候，我們發現即使是使用電阻 當作負載仍然會在輸出端出現閃爍雜訊，這個發現令人覺得奇怪，電 阻應該是不產生閃爍雜訊的元件，它從哪來? 經過研究，它還是從 LO 切換開關級跑了進來，以直接開關雜訊或間接開關雜訊兩種模式 出現，對於使用 zero IF 這種無線收發機，在低頻主宰的閃爍雜訊會 對 IF 訊號造成失真或誤差，對後級影響很大，因此產生了要改進閃 爍雜訊的想法。
3.5.2 電路設計
(1) 電路架構
經研究，主動式混頻器輸出端的閃爍雜訊主要由 LO 切換開關級 貢獻，其中一主要成份為直接開關雜訊，因 zero-crossing 點的誤認，
在被提前或延遲的狀況下，對輸出端貢獻雜訊脈衝，進而產生雜訊電 流 o n, 4
V
ni I
S T
。因此在實作一中提出使用雙重降頻的方法來降低
,
i
o n，這邊實作二則是再加入除頻器的使用，LO2 由 LO1 除頻產生，其形式近似方波，目的在提高S來減少
i
o n,，當然，多加了除頻器，power和面積的消耗是可以預見的。
(2) 第一級與第二級的混頻器
第一級的混頻器是 Micromixer，能提供一寬頻輸入電阻匹配，不 同於傳統的吉伯架構混頻器需要外加一匹配電路，而且只要單端的輸 入 既 可 產 生 differential 的 電 流 ， 使 得 混 頻 器 有 較好 port-to-port Isolation。第二級則使用吉伯架構混頻器，負責混頻 IF1 與由除頻器 取出來的 LO2 IQ 訊號得到 IF2，在第二級還加上靜態電流注入裝置
本次實作中使用的除4除頻器主要由兩組CML(current mode logic) 的除2除頻器組成，簡單的來說除2電路就是將兩的D-type的latch作負
回授，也就是將D-type的Flop-Flip的Q接回D，訊號由CK端輸入。為 了達到最高的運作速度，必頇採用最快速的電路架構：在BJT上稱為 ECL(emitter coupling logic) 或 在 MOS 上 稱 為 CML(current mode logic)。在CML架構下實現出來的latch電路是由一組differential pair加 上 regenerative pair 形 成 ， 如 圖 (3.32)， 而 驅 動 該 電 路需 要 用 一組 differential的clock訊號。單一D-latch的運作過程如下：當CLK為high 時，訊號由D端讀入differential pair中，此時的regenerative pair處於off 狀態；當CLK為low時，differential pair停止讀取動作，regenerative pair 開始將訊號鎖在該cross-coupled的latch架構中。雖然用CML實現出的 latch可以高速操作，相對的功率消耗也相當可觀。
VDD
D D
CLK CLK
Differential Pair Regenerative Pair
圖(3.32) 單一 D-latch 的電路圖
圖(3.32)在使用上會發生一些問題，當輸出訊號的swing很大時，
會造成Regenerative pair的電晶體變成saturation，訊號就無法鎖住，因 此在cross-coupled的路徑上加上一組source follower，讓 Mr1和Mr2 不 會發生saturate的現象，見圖(3.33)。
VDD
C
圖(3.36) LOpower=-2dBm時不同的注入電流
1 10 100
圖(3.37) LOpower=0dBm時不同的注入電流
1 10 100
圖(3.38) LOpower=2dBm時不同的注入電流
(2)
RF 1.25
GHzLO1 1
GHzLO2
0.25
GHz(VC 1.4
V 抽走最圖(3.39) LOpower=-2dBm時不同的注入電流
1 10 100
圖(3.40) LOpower=0dBm時不同的注入電流
1 10 100
圖(3.41) LOpower=2dBm時不同的注入電流
(3)
LOpower
2dBm
，LO frequency 1GHz
、1.5GHz
：(4)
LO frequency 1GHz
，VC 1.4
V ：1 10 100
10 20 30 40 50 60
NF(dB)
IF Frequency(MHz)
2dBm 0dBm -2dBm
-10dB/dec
圖(3.43) 使用除四除頻器之雙重降頻混頻器與不同 LOpower (5) CG&P1dB @
LO frequency 1GHz
，VC 1.4
V ：-12 -9 -6 -3 0 3
11 12 13 14
Conversion Gain(dB)
LO Power(dBm)
CG
圖(3.44) 轉換增益
-35 -30 -25 -20 -15 -10 0
5 10 15 20
Conversion Gain(dB)
RF Power(dBm) CG@LOpwr=-3dBm
圖(3.45) 轉換增益 VS. RF power(P1dB) (6) 使用除四除頻器之雙重降頻混頻器的die photo：
圖(3.46) 使用除四除頻器之雙重降頻混頻器die photo (1.2 x 0.9 mm2)
3.5.4結果與討論
表3.5 Dual conversion mixer with divide-by-4 prescaler 模擬與量測結果
Dual conversion mixer with divide-by-4 prescaler (TSMC 0.18μm CMOS) (1.2 x 0.9 mm2)
Ite m Measure ment
Fre quenc y(GHz)
RF/LO1/LO2/ IF 1.25/1/0.25/0
Conversion Gain(dB ) 13
Mi xer flicker noise corner(MHz ) 11
Mi xer white noise(dB) 19
IP1 dB (dB m) -17
Suppl y Voltage(V) 2.5
Suppl y Current(mA) 55