第二章 60GHz 使用覆晶封裝技術之反對稱二極體混頻器
3.8 實作五，使用 BJT 緩衝器具有閃爍雜訊改進之雙重降頻混頻器
(TSMC 0.18μm CMOS)
3.8.1 研究動機
對於 CMOS 吉伯特混頻器，我們將之分成三個部分來探討各自 對輸出端的低頻雜訊貢獻，分別是輸入轉導級，LO 開關級，輸出負 載。關於輸出負載，我們可選用電阻作負載，這樣可免去對輸出端貢 獻低頻雜訊 ;對於輸入轉導級，這邊產生的閃爍雜訊則會被 LO 頻率 混到較高的頻率去，而不會對輸出端貢獻低頻雜訊 ; 最後，我們可 看到，輸出端的低頻雜訊大部分都由 LO 開關級貢獻，其主要原因是 LO 開關級的閃爍雜訊的存在使開關時的 zero-crossing 點被誤認，可 能提前或延後
t的時間，這個
t由Vn和 LO 擺幅的斜率S 來決定，等 式為 t Vn S
，而在這個
t的時間內便對輸出端造成2I 的雜訊脈衝，最後可估算出這個雜訊電流的大小， o n, 4
V
ni I
S T
，本次的電路設計 就是針對T 和 I 來做
i
o n, 的改進，及使用無閃爍雜訊的 BJT buffer。3.8.2 電路設計
(1) 電路架構
本次設計利用兩個混頻器來做降頻兩次的工作，目的在降低閃爍 雜訊，第一級的混頻器它的 RF 為 5GHz，LO 為 4GHz，因為第一級 的 LO 頻率較高因此會有較大的閃爍雜訊，但是它的 IF1 設定在仍大
於 1/f corner 因此訊號不會被打斷而可以順利進入第二級的混頻器，
在 IF2 輸出端為 common drain amplifier，不僅提供量測上的方便 外，也降低了輸出阻抗，使得接到 50 Ohm 時的轉換增益不至於掉太
(1)
RF
5
GHzLO1 4LO2
4
GHz，LO1power
-1dBm
，圖(3.64) 使用BJT緩衝器之雙重降頻混頻器與不同LO2power
(3)
RF
5
GHzLO1 4LO2
4
GHz，VC 0.9
V ：-10 -5 0 5 10 15
(6) 使用BJT緩衝器之雙重降頻混頻器的die photo：
圖(3.69) 使用BJT緩衝器之雙重降頻混頻器die photo (1.1X 0.8 mm2)
3.8.4結果與討論
由圖(3.63)可清楚的看到調整注入的電流會得到不同的改進效 果，其中注入越多也就是流經 LO 開關級電流越小，改進效果越好，
可得到最低的1/f corner，在本次實作中 RF 操作的頻率是5GHz，LO1 是4GHz，LO2是1GHz，因為閃爍雜訊與 LO 的頻率是成正比的，所 以1/f corner 相較於之前的實作高，是40MHz。另外從圖(3.64)、圖 (3.65) ，因為： , 4
( ) ( ) ( )
o n n n
I I
i f V f V f
ST
A
，可看到當我們調整 LO1 power 時，1/f corner 的變化不若調整 LO2 power 大，從這邊可看 出就降頻兩次的架構下，第二級的混頻器果然是低頻雜訊的主要來 源。
improvement 模擬與量測結果
Dual conversion mixer and BJT buffer with flicker noise improvement (TSMC 0.18μm CMOS) (1.1 x 0.8 mm2)
Ite m Measure ment
Fre quenc y(GHz)
RF/LO1/LO2/ IF 5/4/1/0
Conversion Gain(dB ) 5.8
Mi xer flicker noise corner(MHz ) 40
Mi xer white noise(dB) 14.6
IP1 dB (dB m) -28
Suppl y Voltage(V) 2.5
Suppl y Current(mA) 26.1
3.9 不同增益的低雜訊放大器抑制系統雜訊的能力
3.9.1 研究動機
將實作三的使用除八除頻器具閃爍雜訊改進之雙重降頻混頻器 前面接上一個操作範圍為0.1GHz~2GHz、增益40dB及NF=1dB的LNA，
然後量 測 LNA加 上混頻器的雜訊 表現，可發現在 原先 LOpower打 8dBm而且電流注入設定電壓在0.3V的時候得到最佳的1/f corner為 1MHz，如圖(3.51)，現在被改進到300kHz的地方，見圖(3.70)。
0.1 1 10 100
0 2 4 6 8 10
NF(dB)
IF Frequency(MHz)
圖(3.70) LNA加上使用除八除頻器之雙重降頻混頻器的雜訊表現 因此當我們設計一主動式混頻器來放入接收機系統使用時，我們 利用了加大的size、加除頻器使用、改成雙次降頻、多加電流注入裝 置及打入較大的 LOpower等作法來想辦法改進主動式混頻器低頻閃 爍雜訊，但是卻會有其他的trade-off，如功率消耗、速度、面積增加
考量種種的接收機系統設計trade-off，若我們想改進整個系統的
現，針對不同增益的LNA研究其抑制雜訊的能力，將LNA本身的NF1 設為1dB，當增益為10dB、15dB、20dB及40dB時，作NF2對NF 的圖，
如圖(3.71)，由圖中可看出LNA的增益需比mixer的白雜訊(NF2)多5dB 以上才具有對雜訊有抑制的效果。
舉個例子來看，見圖(3.72)，當mixer的白雜訊為15dB時，此時只 要設計一個增益20dB的LNA就有改進整個系統1/f corner的效用，而不 用把增益設計成30dB或40dB的，也許較大的增益會將corner提前的更 多，但LNA也是有自身的trade-off要考量，如增益跟線性度的trade-off。
圖(3.72) 增益20dB的LNA對NF=15dB的mixer改進1/f corner 關於零中頻或低中頻接收機系統設計時，閃爍雜訊是我們所要面 對的一個重要問題，設計一個低雜訊的mixer的確是大有幫助，但是 若是為了達成這個目標付出的trade-off不切實際需求時，從LNA設計 去考量會使系統更易符合規格。
第四章
結論
本論文第二章利用了 WIN 0.15μm PHEMT 製程，實作與量測
“ 60GHz 二極體4倍頻次諧波混頻器”以及“結合放大器的60GHz 二 極體4倍頻次諧波升頻混頻器”， 並利用覆晶封裝的技術，實際量測 flip chip 前後的區別。第二章實驗一，“60GHz 二極體4倍頻次諧波 混頻器”，本電路可作升頻也可作降頻使用，所以量測數據也針對升 頻與降頻來做分類，我們可看到升頻與降頻的轉換增益為-18dB、
P1dB 點約落在-3dBm 處和 RF 頻寬約為10GHz，與 flip chip 後的數據 做比較，發現轉換增益為-19dB、P1dB 點約落在-4dBm 處和 RF 頻寬 約為10GHz，所以可以說，4次諧波反對稱二極體混頻器降頻與升頻 的電路特性基本上很相近，flip chip 後除了多一些轉換增益的耗損，
且輸入的 LO 功率大一些外，其電路特性不太會受到影響。同樣的，
第二章實驗二，“結合放大器的60GHz 二極體4倍頻次諧波升頻混頻 器”，為了彌補被動二極體混頻器只有轉換損耗，因此加上一操作在 60GHz 的增益放大器，本實作只供升頻使用，轉換增益為6dB、IP1dB 點約落在-6dBm 處、和 RF 頻寬約為2GHz，與 flip chip 後的數據做 比較，發現轉換增益為5dB、P1dB 點約落在-6.5dBm 處和 RF 頻寬約 為2GHz，flip chip 後除了多一些轉換增益的耗損，且輸入的 LO 功率 大一些外，其電路特性不太會受到影響，即使在如此高頻，其覆晶 封裝的技術仍然是可行的。
論文第三章，主要在研究主動式混頻器的低頻閃爍雜訊來源與改 進方法。第三章實驗一，利用TSMC 0.13m CMOS製程完成兩個電 路“使用靜態電流注入混頻器”與“使用動態電流注入混頻器”，實 驗結果顯示主動式混頻器的1/f corner會受不同注入電流而改變，當注 入電流最多也就是流經LO開關的電流最少，1/f corner落在約30MHz
轉換增益會受注入電流的大小而變，主要是因為持續開的靜態電流注 入裝置提供iRF 一漏電路徑，不過當這兩種電流注入裝置都關的時 候，轉換增益是差不多的，約5dB。第三章實驗二，利用TSMC 0.18m
CMOS製程實作“使用除四除頻器具有閃爍雜訊改進之雙重降頻混 頻器”，利用雙次降頻、加大zero-crossing點附近的斜率及靜態電流 注入來改進低頻閃爍雜訊將1/f corner提前，由量測結果看到本實作的 1/f corner也同樣會受不同注入電流、不同LO頻率和不同LO power影 響，而LO1與LO2的4倍之差讓1/f corner提前至約11MHz左右。第三章 實驗三，利用TSMC 0.13mCMOS製程完成“使用除八除頻器具閃爍 雜訊改進之雙重降頻混頻器與頻率規劃”，除了同實驗二利用雙次降 頻、加大zero-crossing點附近的斜率及靜態電流注入來改進低頻閃爍 雜訊將1/f corner提前，本次實作還考慮了頻率規劃，希望在拉大LO1 與LO2差距之餘產生的spurious可以最少，從量測數據來看，本電路 也同樣會受不同注入電流、不同LO頻率和不同LO power影響，而其 1/f corner更 被 改 進 至 約 1MHz左 右 。 第 三 章實 驗 四， 利 用 TSMC 0.18mCMOS製程完成“加入動態式電流注入與電感降低閃爍雜訊 之吉伯特混頻器”，跟實驗一比起來利用不會貢獻多餘熱雜訊的動態 式電流注入、加電感和加大混頻器size來將1/f corner提前，而其1/f corner 被 提 前 至 約 3MHz 左 右 。 第 三 章 實 驗 五 ， 利 用 TSMC 0.18mCMOS製程完成“使用BJT緩衝器具閃爍雜訊改進之雙重降頻 混頻器”，跟實驗二和三比起來這次實作操作的頻率比較高，RF是 5GHz，LO1是4GHz，LO2是1GHz，且沒有加入除頻器的使用所以1/f corner約在40MHz，比較高。
第二章：
[1] C. H. Doan, “Design of CMOS for 60GHz Applications,” ISSCC 2004 Digest of Tech. Papers, 2005, pp. 440-538
[2] B. Razavi, “A 60GHz Direct-Conversion CMOS Receiver,” ISSCC 2005 Digest of Tech. Papers, 2005, pp. 400-606
[3] A. Niknejad, R. Brodersen, “TEAM: 60GHz CMOS Radio for Gb/s WLAN,”
DARPA/MTO TEAM PI Review, Jun 29-30, 2005. Reston, VA, USA
[4] M. Cohn, J.E. Degenford, B.A. Newman, “Harmonic Mixing with an Antiparallel Diode Pair,” IEEE Trans. Microw. Theory Tech, vol. 23, no. 8, pp. 667-673, Aug.
1975.
[5] David Pozar, Microwave Engineering, 2’nd Edition, John Wiley&Sons,N.Y1998.
[6] Y.-L. Kok, H. Wang, M. Barsky, R. Lai, M. Sholley, and B. Allen, “A 180-GHz monolithic sub-harmonic InP-based HEMT diode mixer,” IEEE Microwave and Guided Wave Letters, vol. 9, no. 12, pp. 529-531, Dec. 1999
[7] Y.-J. Huang, C.-H. Lien, H. Wang, M. W. Sinclair, R. G. Gough, H. Kanoniuk, and T.-H. Chu, “A 78-114 GHz monolithic subharmonically pumped GaAs-based HEMT diode mixer,” IEEE Microwave and Wireless Components Letters, vol. 12, no. 6, pp. 209-211, June 2002.
[8] M.-F. Lei, H. Wang, “A 100-120 GHz quadruple-LO pumped harmonic diode mixer using standard GaAs based 0.15-/spl mu/m PHEMT process,” Microwave Conference Proceedings, 2005. APMC 2005. Asia-Pacific Conference Proceedings Vol. 2, pp. 4-7, Dec. 2005
[9] M.W. Chapman, S. Raman, “A 60-GHz uniplanar MMIC 4/spl times/
subharmonic mixer,” IEEE Trans. Microw. Theory Tech, vol. 50, no. 11, pp.
2580-2588, Nov. 2002.
[10] Guillermo Gonzalez,Microwave transistor amplifiers analysis and design,2 nd Edition,Prentice Hall.
[11] 張家宏,”被動分合波器與主動混頻器之整合及覆晶封裝之毫米波驅動放大 器設計與實作,”交通大學碩士論文,2006
model,” IEEE J. Solid-State Circuits, vol. 35, no. 1, pp. 15–25, Jan. 2000.
[3] M. T. Terrovitis and R. G. Meyer, “Noise in Current-Commutating CMOS Mixers,” IEEE J. Solid-State Circuits, vol. 34, no. 6, pp. 772–783, Jun. 1999.
[4] H. Darabi and J. Chiu, “A Noise Cancellation Technique in Active RF-CMOS Mixers,” IEEE J. Solid-State Circuit, vol. 40, no. 12, pp. 2628-2632, Dec. 2005.
[5] J. Park, J. Laskar, and et al., “Design and Analysis of Low Flicker-Noise CMOS Mixers for Direct-Conversion Receivers,” IEEE Trans. Microw. Theory Tech, vol.
54, no. 12, pp. 4372-4380, Dec. 2006.
[6] H. Darabi and A. A. Abidi, “A 4.5 mW 900-MHz CMOS receiver for wireless paging, ” IEEE J. Solid-State Circuit, vol. 35, no.8, pp.1085-1096, Aug. 2000.