第五章 應用於 X-BAND 鎖相迴路之設計與實現
5.4 應用於 X- BAND 鎖相迴路的量測結果
應用於 X-band 鎖相迴路已經被實現在台積電標準 CMOS 0.18-µm 製程 (TSMC standard CMOS 0.18-µm process)。圖 5-18(a)是這次所設計的鎖相迴路的晶 片微影圖，包含測詴 pad 的整體面積為 0.731×0.686 mm2。輸入訊號與輸出訊號 使用 G-S-G RF 探針，直流偏壓則使用鎊線(wire bond)方式，為了使供應電壓的雜 訊不干擾電路本身，在供應電壓的部分焊接一排穩壓電容，如圖 5-18(b)，其容值 列於表 5-2。在直流電壓供應部分採用電源供應器 Agilent E3617A 提供直流電壓，
使用訊號產生器 Agilent E8247C 提供一個訊號，頻率約 331.25 MHz 給鎖相迴路 作為參考訊號，藉由頻譜分析儀 Agilent E4440A 與訊號源分析儀(Signal Source
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Analyzer) Agilent E5052B 觀察輸出訊號的輸出頻譜與相位雜訊。
這次設計的鎖相迴路鎖定範圍為 10.368 至 11.008 GHz，輸出功率約為-3 dBm，
參考訊號所造成的突波約為-56 dBc，圖 5-20 為鎖定在 10.6 GHz 時的輸出頻譜量 結果。圖 5-21 為鎖定頻率在 10.6 GHz 的相位雜訊量測結果，在偏移頻率在 100 kHz 時，相位雜訊約為-94.9 dBc/Hz，在偏移頻率在 1 MHz 時，相位雜訊約為-103 dBc/Hz，在偏移頻率在 10 MHz 時，相位雜訊約為-110.6 dBc/Hz。在這一次的鎖 相迴路的設計中，除了壓控振盪器的供應電壓為 0.9 V，其餘皆為 1.8 V，總功率 消耗為 38.024 mW，主要是消耗在壓控振盪器與前兩級除頻器上，分別消耗 21.8 mW 和 11.5 mW。
VCO
Divider chain PFD
&
CP 3rd Loop filter
(a) (b)
圖 5-18 鎖相迴路的晶片微影圖
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表 5-2 穩壓電容值
Capacitance C1 C2 C3 C4 C5 C6 C7
Values (F) 1 p 3 p 12 p 15 p 56 p 270 p 1 n
Capacitance C8 C9 C10 C11 C12 C13 C14
Values (F) 5 p 47 p 510 p 5 n 47 n 0.1 u 1 u
0 2 4 6 8 10 12 14 16
-200 -180 -160 -140 -120 -100 -80 -60 -40 -20
Iso lat io n ( d B )
Frequency (GHz)
圖 5-19 穩壓電容的模擬結果
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-56.99dBc
圖 5-20 鎖定在 10.6GHz 時的輸出頻譜量結果
圖 5-21 鎖定頻率在 10.6GHz 的相位雜訊量測結果
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5.5 結果與討論
一個應用在 X-band 的鎖相迴路已經實現且量測。利用變壓器回授之壓控振盪 器與電流再利用(current re-used)來達到低功耗的設計目標。這次鎖相迴路的頻率 鎖定範圍從 10.37 至 11 GHz。參考訊號所造成的突波約-57 dBc，在 100 KHz 的
Frequency Range
(GHz) 9.953/10.3125 10 9.1~11.5 10 10.368~11.008
Ref. Frequency
(MHz) 155/622 10 5~200 40 331.25
In-band Phase Noise
(dBc/Hz)
Phase Noise (dBc/Hz)
Power consumption
(mW) <1000 77 38.4 N/A 38.042
Chip Size (mm2) 4 0.43 0.5 2.5 0.501
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第六章 應用於 X-band 頻率合成器之設計與實現
本章整合了第三章、第四章以及第五章實現了一個低電壓的頻率合成器，本
次設計的除頻器的操作頻率範圍為 9.344 至 9.729 GHz。具有一組 2 bits 控制線可 以先換三組頻道，在參考頻率為 36.5 MHz，可輸出 9.3 GHz、9.49 GHz 與 9.64 GHz。
此次頻率合成器的消耗功率為 36.76 mW。相位雜訊為-75 dBc/Hz @ 100 kHz，-120 dBc/Hz。晶片面積大小為 0.745×0.76 mm2。
6.1 簡介
頻率合成器是利用人為合成產生一個所需要的頻率，目前常見的頻率合成器 作 法 有 三 種 ， (1) 直 接 式 合 成 器 (direct synthesizer) 、 間 接 式 合 成 器 (indirect synthesizer)以及直接數位合成器(direct digital frequency synthesizer)[53]，其中間接 式合成器就是以鎖相迴路為基礎，在回授路徑上加上一個多模數的除頻器，架構 如圖 6-1 所示。給定一參考訊號源，假設除數可以變換範圍從 N0 到 N7，那輸出 頻率 Fout的範圍就可以由 做變換。
PFD+CP
Divider N0~N7
Filter VCO
Fref
+
- Fout
圖 6-1 以鎖相迴路為基礎的頻率合成器系統架構圖
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表 6-1 應用於 X-band 頻率合成器的系統規格表 System parameter Specification
Reference frequency 37.5 MHz
KVCO 490 MHz/V
R2 Component Value
C1 61.6 pF
此次設計的頻率合成器是使用 Advanced Design System(ADS)與 SpectreRF 模 擬軟體在作為電路設計的驗證，且設計在台積電標準 CMOS 0.18-µm 製程(TSMC standard CMOS 0.18-µm process)上。
6.3.1 變壓器回授之壓控振盪器
此次壓控振盪器操作在 0.7V，所消耗功率為 4.68 mW。調變範圍為 9.861 至
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10.48 GHz，模擬結果如圖 6-4 所示，壓控振盪器增益 KVCO為 558 MHz/V。相位 雜訊在偏移頻率為 1 MHz 位置，約為-97 dBc/Hz，且偏移頻率在 10 MHz 位置時，
相位雜訊約為-116.6 dBc/Hz，圖 6-5 為相位雜訊模擬結果。
0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4
10.0 10.2 10.4 10.6
F r e q u e n c y ( G H z )
V
ctrol(V)
圖 6-4 變壓器回授之壓控振盪器調變頻率範圍模擬結果
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Phase noise (dBc/Hz)
Frequency offset (MHz)
-97 dBc/Hz @ 1MHz
圖 6-5 變壓器回授之壓控振盪器相位雜訊模擬結果
6.3.2 相位頻率偵測器與充電泵
此次設計在低電壓下，供應電壓為 1 V，兩個子元件總消耗功率約為 0.642 mW，
圖 6-6 為相位頻率偵測器與充電泵的模擬，由上到下依序為參考訊號、除頻後的 訊號、相位頻率偵測器的 UP 與 DN 輸出訊號，最下列則是充電泵的輸出結果。
在這個例子中，由於參考訊號領先除頻後的訊號，因此在輸出 DN 會有一個寬的 脈波使得充電泵持續放電。
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圖 6-6 相位頻率偵測器與充電泵的模擬
6.3.3 除頻器
將第四章所設計的除頻器整合到這次的頻率合成器中，在這次設計中給定供 應電壓為 1.5 V，除頻器的總功率消耗為 23 mW。在第四章節中，已經對各級的 除頻器做過模擬分析，確定可以工作在所設計的頻寬內，故不再對此元件做細部 探討，圖 6-7 為整個除頻器的輸入靈敏度模擬結果，其他三個模態也是類似，操 作頻率在 2 至 13 GHz，最佳點約在頻率 8~9 GHz 的位置。
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2 4 6 8 10 12 14
-20 -15 -10 -5 0
In p u t P o w e r ( d B m )
Freqency (GHz)
圖 6-7 除頻器的輸入靈敏度
6.3.4 鎖相迴路系統模擬
利用 Matlab 軟體來模擬系統的穩定度，如圖 6-8 為開迴路轉移函數的頻率響 應。接著用 Simulink 模擬整個迴路系統，如圖 6-9 與圖 6-10 分別在除數 N 為 256 與 268 時的模擬結果。
在 transistor level 部分，使用 spectreRF 模擬軟體來驗證。這次設計的頻率合 成器的頻率操作範圍為 9.6 至 10.05 GHz，且有一組 2bits 的控制線可以切換 4 個 模態，分別為 00、01、10 與 11，所對應的除數分別為 256、260、264 與 268。
功率消耗約為 28.676 mW。圖 6-11 是在最小除數 N 為 256 時，系統鎖定時間的 模擬結果，電壓約鎖定在 1.034V，變化量約為 32 mV。圖 6-12 為在最大除數 N 是 268 時，系統鎖定時間的模擬結果，電壓約鎖定在 227.8mV，變化量約為 14.2
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mV。圖 6-13 為這次頻率合成器的晶片佈局圖。
圖 6-8 開迴路轉移函數的頻率響應
圖 6-9 使用 simulink 模擬之鎖相迴路的鎖定圖(N=256)
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圖 6-10 使用 simulink 模擬之鎖相迴路的鎖定圖(N=268)
32mV
圖 6-11 鎖相迴路鎖定時間之模擬(N=256)
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14.2mV
圖 6-12 鎖相迴路鎖定時間之模擬(N=268)
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圖 6-13 應用於 X-band 頻率合成器的晶片佈局圖
6.4 應用於 X-band 鎖相迴路的量測結果
本次設計在 X-band 之頻率合成器已經被實現在台積電標準 CMOS 0.18-µm 製 程(TSMC standard CMOS 0.18-µm process)上。量測方式為 on wafer。DC 部分，
採用鎊線(wire bond)方式，輸入訊號與輸出訊號使用 G-S-G RF 探針。直流電壓使 用電源供應器 Agilent E3617A，來提供所需的偏壓，輸入訊號使用訊號產生器 Agilent E8247C 提供一個 36.5 MHz 的參考訊號，藉由頻譜分析儀 Agilent E4448A 來觀察輸出頻譜與相位雜訊。
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這次設計的頻率合成器操作頻率範圍為 9.344 至 9.636 GHz，輸出功率約為 -18.17 dBm，參考訊號所造成的突波約為-54dBc，圖 6-14 為鎖定在 9.34 GHz 時 的輸出頻譜量結果。圖 6-15 為鎖定頻率在 9.636 GHz 的相位雜訊量測結果，在偏 移頻率在 100 kHz 時，相位雜訊約為-75 dBc/Hz，在偏移頻率在 1 MHz 時，相位 雜訊約為-82 dBc/Hz，在偏移頻率在 10 MHz 時，相位雜訊約為-120 dBc/Hz。圖 6-16 為在不同模態下的輸出頻譜量測結果，圖 6-16(a)為除頻器的控制線設定在 00(/256)，所量測的到輸出頻譜圖，圖 6-16(b)為控制線設定在 01(/260)的輸出頻譜 圖，圖 6-16(c)為控制線設定在 10(/264)的輸出頻譜圖。
由於此次目的是設計在低電壓操作，除了除頻器需要 1.5 V 的供應電壓外，
其餘元件皆在 1 V 以下(含 1 V)，整個頻率合成器的總功率消耗為 36.76 mW。圖 6-17 為頻率合成器的晶片微影圖，晶片面積為 0.745×0.76 mm2。
Spur= -54 dBc
圖 6-14 鎖定在 9.342 GHz 的輸出頻譜圖
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圖 6-15 鎖定在 9.636 GHz 的相位雜訊量測結果
圖 6-16(a) 除頻器設定在/256 的輸出頻譜圖
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圖 6-16(b) 除頻器設定在/260 的輸出頻譜圖
圖 6-16(c) 除頻器設定在/264 的輸出頻譜圖
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VCO
Divider chain 3rdfilter
PFD+CP
圖 6-17 頻率合成器的晶片微影圖
6.5 結果與討論
應用於 X-band 的頻率合成器已被實現在台積電標準 CMOS 0.18-µm 製程。此 次的頻率合成器具有一組 2bits 控制線可切換頻率。這次設計的頻率合成器操作 頻率範圍為 9.344 至 9.636 GHz。相位雜訊約為-75 dBc/Hz@100 KHz，-82 dBc/Hz@1 MHz，-120dBc/Hz@10 MHz。參考突波約為-54 dBc。當壓控振盪器是 0.7 V 且除頻器為 1.5 V，其餘子電路的電壓為 1 V 時，總功率消耗為 36.76 mW。
晶片面積大小是 0.566 mm2。
由量測結果得知，本次頻率合成器的操作頻率為 9.344 至 9.636 GHz，最後一 個模態(control line = 11)無法動作，導致無法正常工作的原因，是因為此次頻率合 成器的頻率鎖定範圍只能從 9.344 到 9.75375 GHz，鎖定範圍不夠大，因此，導致 最後一個模態無法正常工作。另一個問題是整個鎖定範圍發生頻飄現象，但原因 如同第三章所述，是因為電磁模擬環境設定不夠準確，我們將第三章的評估出來
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的誤差量代入到這次的頻率合成器，修正過後的模擬結果可以發現模擬與量測結 果大致相符，如表 6-2。最後，將量測結果與其他發表的論文做比較如表 6-3 所 示。
表 6-2 鎖定範圍
Locking range
Simulation result 9.6~10.13
Measurement result 9.344~9.75375 Modified simulation result 9.17~9.69
表 6-3 比較表
Frequency Range
(GHz) 8.4~9.3 2~30 9.1~11.5 8.67~10.12 9.344~9.636
Ref. Frequency
(MHz) 100 N/A 5~200 40 36.5
In-band Phase Noise
(dBc/Hz)
Phase Noise (dBc/Hz)
Power consumption
(mW) 770* 440 38.4 77mW 36.76
Chip Size (mm2) 2.7* 0.4 0.5 1.3344 0.566
*Front-end of FMCW.
100