第三章 使用變壓器回授之低電壓壓控制振盪器設計
3.7 結果與討論
一個變壓器回授之低電壓壓控振盪器已經被實現出來在台積電標準 CMOS 0.18-µm 製程。供應電壓源僅需 0.65 V，消耗功率約為 6 至 9 mW。壓控震盪器的 調變範圍為 11.24 至 12.08 GHz。相位雜訊約為-84.5 dBc/Hz@1MHz，-100 dBc/Hz@10 MHz。整顆晶片大小約 0.2358 mm2。
表 3-1 為模擬與量測數據比較表，我們選擇 Measurement II 來作為這次的實 驗結果，其原因是功率消耗與我們預期較相符。這次量測測詴了五顆晶片，在 VDD 為 0.7 V 其電流都約為 20 mA，與模擬相差甚遠，可能是製程變易導致這次 的壓控振盪器 Gm 比標準製程大很多。從表 3-1 比較結果發現調變範圍與相位雜 訊階與模擬皆有差異，初步評估可能是電磁模擬不夠準確，因為在電磁模擬環境 設定有兩個參數，”substrate”與”conductivity”晶圓廠並未提供相關參數，只能依賴 實驗室的經驗給予該值。圖 3-27 為壓控振盪器的調變範圍，從圖 3-27(a)模擬與 量測的比較可以觀察到頻率往低頻頻飄之現象，因此，我們微幅調整變壓器的感 值，圖 3-27 為將變壓器感值增加 8%的模擬結果，可以看到在模擬結果與量測結 果的頻率幾乎相同。另外，相位雜訊比預期還差，猜測可能是在晶片佈局時，將 交叉耦合對的基體端拉至接地，導致相位雜訊上升。表 3-2 為壓控振盪器的比較 表，在電壓源與功率消耗部分有不錯的表現。
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11.6~12.4 11.88~12.45 11.86~12.64 11.2~11.96 11.24~12.08
Phase Noise (dBc/Hz)
Simulation after modification Measurement
圖 3-27 變壓器回授之壓控振盪器的調變範圍 (a)模擬修正前 (b)模擬修正後
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表 3-2 壓控振盪器文獻比較表
[25] [26] [27] This Work
Technology 65 nm CMOS 0.18 µm CMOS 0.25 µm CMOS 0.18 µm CMOS Frequency Range
(GHz) 10.6~11.7 10~11 8.08~10.89 11.2~11.96 11.24~12.08
KVCO (MHz/V) N/A 714 1391 633.33 700
Phase Noise
(dBc/Hz) -116 @ 1 MHz -110 @ 1 MHz -127 @ 3 MHz -98 @ 1 MHz -84 @ 1 MHz
Supply Voltage (V) 2 N/A 2.5 0.7 0.65
Power
Consumption (mW) 72 N/A 50* 12~14 5.85~9
Output Power
(dBm) -4.3 -15 N/A -8 -15.92
FOM -178.64 N/A -180.47 -168.76 -157.8
Chip Size (mm2) 0.54 N/A 1 0.2358
*Only VCO core.
FOM = L{∆f}-20*log(fo/ ∆f)+10*log(Pdc/1mW)
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第四章 應用於頻率合成器之 7-12 GHz 的除頻器設計與實現
本章實現了一個低成本、寬頻且高速的 7-12 GHz 可除 256、260、264 與 268 之多模除頻器，此除頻器實現在標準 0.18-µm 1P6M CMOS 技術上。本次除頻器 是由除 4 的預除頻器、除 4 或 5 的雙模除頻器、4 位元的漣波計數器與一組數位 控制邏輯所組成。利用無尾電流源的電流模式邏輯 (current mode logic, CML) 與 合併 NAND 閘的 D 型正反器 (D-Flip Flip)，此除頻器的操作頻率在輸入訊號功 率為 0dBm 時可達 7-12 GHz；若要再進一步提升除頻器操作頻率，可將輸入訊號 功率提升至 10dBm，則除頻器的操作頻率將上升至 4 - 12 GHz。輸入靈敏度最低 點在 10 GHz 約為-12dBm。這次除頻器的整體功率消耗約為 19.5 mW。整體的晶 片大小為 0.45 × 0.66 mm2
4.1 除頻器簡介
隨著無線通訊系統以及 CMOS 製程發展蓬勃，帶動了低成本、低功率且高度 整合的收發器射頻積體電路市場。鎖相迴路與頻率合成器在射頻收發器設計中扮 演了一個很重要的元件，因為它們可以在無線通訊系統裡提供一個穩定且精準的 本地振盪源 (local oscillator, LO)。一個基本的頻率合成器架構是顯示在圖 4-1。
此頻率合成器是由相位頻率偵測器、充電泵、迴路濾波器、壓控振盪器與多模除 頻器所構成。在鎖相迴路系統中，除頻器扮演了一個重要的角色，除頻器主宰了 最大操作頻率與頻率合成器的功率消耗。另外，對於高頻頻率合成器系統，除頻 器必頇要仔細設計以確保該除頻器日後整合於系統中能夠承受製程變異或是溫 度變異，因此一個寬大鎖定範圍且合理的功率消耗的除頻器是一個設計的關鍵。
在這章節中，一個寬頻且高速可除 256、260、264 與 268 之 7.5-12 GHz 除頻 器被設計且建製在標準 0.18-µm 1P6M CMOS 製程上。這個多模除頻器是由除 4
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的預除頻器、除 4 或 5 的雙模除頻器、4 位元的漣波計數器與一組數位控制邏輯 所組成。為了可應用在高頻上，在第一級使用兩個除二的電流模式邏輯 (current mode logic, CML)除頻器，使其頻率降至低頻。為了提高操作速度，將傳統 CML 除頻器的尾電流源移除 [29]。下一級是除 64~67 多模除頻器，此部分除頻器是由 可除四或除五的除頻器、四位元的漣波計數器與數位控制邏輯所組成。實驗結果 顯示此次除頻器在輸入功率為 0dBm 時，操作頻率為 7-12 GHz 且功率消耗為 19.95 mW。
PFD
Charge Pump
Loop Filter VCO Fref
Fout
This work
/2 /2
/64~67
Divider Chain
圖 4-1 頻率合成器的方塊圖
4.2 適用於高頻的除頻器之基本元件
一般而言，除頻器的基本元件分為三大類-注入鎖定除頻器 (injection-locking frequency divider) 、米勒除頻器 (miller divider) 與靜態除頻器 (static frequency divider)，下面分別對各個除頻器做一介紹，最後表 4-1 整理出它們的優缺點。
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另一個重要的效能指標為鎖定範圍 (locking range)，從(4.1)式[30]，可以觀察 到注入鎖定除頻器擁有較窄的除頻範圍，若要較廣的除頻範圍必頇增加注入訊號
再生除頻器 (regenerative divider)又稱為米勒除頻器 (Miller divider)在 1939 年由 Miller 先生發明。其原理是由混頻器將輸入訊號與輸出訊號混頻，經由低通
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型的 CML 閂鎖器如圖 4-5，主要是由取樣對 (sample pair) M1，M2、再生對 (regenerative pair) M3，M4與轉導放大器(transconductance amplifier) M5，M6所組 成。當時脈訊號饋入時，M1與 M2將進行資料的取樣並由 M3與 M4將資料保持一 個週期。值得一提，再生對必頇提供一個大於一的增益以確保資料能正確地保 持。
D D
CLK CLK
M1 M2 M3 M4
M5 M6
R R
ISS
Q Q
圖 4-5 D-latch 電路圖
另一種 D 型正反器為真單相時脈 (true single phase clock, TSPC) [31] 是由 Yuan 與 Svensson 在 1989 年所提出，如圖 4-6 所示。此類電路已廣泛使用於高速 數位電路的設計中，此外，TSPC 只需要單一相位的時脈訊號，簡化電路的複雜 度。TSPC 是由三級組成，當 CLK 為低準位時，第一級可視為一個反相器 (inverter) ，將 QB 訊號反相傳送到 A 點；當 CLK 為高位準時，第二級功能為閂 鎖住前一刻的訊號，第三級則可視為反相器將訊號傳送到 QB，最後將 QB 訊號 經過一個反相器得到所需的除二信號。
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D
CLK
CLK
CLK CLK Q
QB
A
Stage I Stage II Stage III
圖 4-6 由 Yuan 與 Svensson 所提出的 TSPC
除頻器的基本架構大致上分為大致分為如上所述，一般而言，在 CMOS 0.18-µm 製程上，TSPC 約操作在幾百 MHz 至 5GHz 以下[33]，CML 架構則操作 在 1GHz 至 10GHz 左右[34]，若要操作在更高頻，則會採用米勒除頻器與注入鎖 定除頻器[35]，另外，CML 除頻若想工作在更高頻率上，則有文獻提出 inductive peaking[32]，但會使鎖定範圍變小且因為有使用被動元件-電感，因此，所佔據晶 片面積會變大。表 4-1 為不同架構除頻器的比較表，CML 架構的除頻器擁有高速 且寬頻的特性，且面積考量也相較於注入鎖定除頻器來的小。
表 4-1 不同架構除頻器比較表
速度 頻寬 功率消耗 面積
注入鎖定除頻器 高 小 中 大
米勒除頻器 高 中 高 大
CML 除頻器 中 大 高 中
TSPC 低 大 低 小
55 式邏輯(current mode logic, CML)除頻器被選用在這一次的設計，其電路圖如圖 4-8 所示。為了能提升操作速度，將傳統的 CML 除頻器架構的尾電流移除[36]。
Digital control logic Divide-by-4
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D D
CLK CLK
CLK
Q Q
圖 4-8 CML 除頻器電路圖
4.3.2 可除四或除五的除頻器
在傳統上，可除四或除五的除頻器主要分為兩大類別，其一是採用 CML 架 構，另一個則是採用真單相時脈 (true single phase clock, TSPC)架構[41][42]。無 論如何，由於 TSPC 架構需要一個大擺幅與電荷重新排列的效應，故選用 CML 架構作為這一次除四或除五除頻器設計的基本架構。一個同步可除四或除五的除 頻器是由三個 D 型正反器 (D-Flip Flop, DFF)與兩個反及閘 (NAND)[43]，如圖 4-7 顯示。這次的除四或除五除頻器擁有高速與低輸入靈敏度的特性。有一些電 路設計的方式可以降低邏輯元件與邏輯元件間的延遲時間[44]，進而可提升操作 速度。在本章節使用將反及閘與 D 型正反器合併和將 CML 的尾電流移除技巧來 提升操作速度，其電路架構如圖 4-9 所示。
57 A
B A
B
CLK CLK
CLK
Q Q NAND gate
圖 4-9 改良後的 D 型正反器電路圖
4.3.3 非同步四位元漣波計數器與數位控制邏輯
經過前面兩級的除頻電路降頻後，在這一部分的操作頻率相對很低，因此，
為了節省功率消耗，使用四個以 TSPC 為基礎的 D 型正反器來達成除十六的功能。
最後，具有 2-bit(A 與 B)數位控制邏輯是設計用來選擇除數-/256、/260、/264 與/268，
其邏輯電路架構如圖 4-7。
4.3.4 模擬結果
本次應用於頻率合成器之 7.5-12 GHz 的除頻器是使用台積電標準 CMOS 0.18-µm 製程(TSMC standard CMOS 0.18-µm process)且藉由 SpectreRF 模擬軟體 作為電路設計的驗證。這次的除頻器是由三個除頻器所組成，其供應電壓分別為 1.5 V、1 V 以及 1.2 V，總功率消耗為 18mW。圖 4-10 為第一級除頻器與第二級 除頻器的輸入靈敏度(sensitivity)，可以觀察到在輸入功率為 0 dBm 時，第一級除 頻器的操作頻寬為 1 至 12 GHz，第二級除頻器操作頻寬為 0.5 至 7 GHz，暫態模
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擬結果顯示在圖 4-11。圖 4-12 顯示整個除頻器的輸入靈敏度，此次設計的除頻 器在輸入功率為 0 dBm 時，操作頻率範圍為 4 至 12 GHz，且在 9 GHz 位置，其 靈敏度最低，其他三個模態也是類似的行為。圖 4-13 為整體除頻器分別在/256、
/260、/264 與/268 的暫態模擬結果。這次所設計的除頻器，晶片佈局圖如圖 4-14。
0.0 1.5 3.0 4.5 6.0 7.5 9.0 10.5 12.0
-30 -25 -20 -15 -10 -5 0 5
Input Power (dBm)
Frequency (GHz)
First stage divider Second stage divider
圖 4-10 第一級與第二級除頻器的輸入靈敏度模擬結果
圖 4-11 第一級與第二級除頻器暫態模擬結果
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4 6 8 10 12 14
-30 -25 -20 -15 -10 -5 0
Input Power (dBm)
Freqency (GHz)
圖 4-12 這次所設計的除頻器輸入靈敏度
圖 4-13 這次所設計的除頻器的暫態模擬
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圖 4-14 這次所設計的除頻器晶片佈局圖
4.4 量測結果
此次應用於頻率合成器之 7-12 GHz 的除頻器已經被實現在台積電標準 CMOS 0.18-µm 製程(TSMC standard CMOS 0.18-µm process)，本次量測採用 on wafer 方式量測，供應電壓與電路偏壓使用 6 Pin 直流探針，輸入與輸出訊號則採 用 G-S-S-G RF 探針。直流電壓使用電源供應器 Agilent E3617A 提供，輸入訊號 則是使用訊號產生器 Agilent E8247C 供應，輸出訊號的量測，在頻域是使用頻譜 分析儀 Agilent E4440A 來觀察輸出頻譜，在時域是使用示波器量測輸出訊號。
圖 4-15 為/256、/260、/264 與/268 的輸入靈敏度，在輸入功率為 0 dBm，此 次除頻器的操作頻寬為 7 至 12 GHz，且在 10 GHz 擁有最低的靈敏度約為-12 dBm。
當輸入功率增加至 10dBm 時，操作頻寬可以增大到 3 至 12.3 GHz。圖 4-17 為在 輸入訊號頻率為 10 GHz 時候，/256、/260、/264 以及/268 的時域量測結果。第一 級 CML 除頻器供應電壓為 1.5 V，第二級 CML 除頻器供應電壓為 1 V，第三級 多模態除頻器供應電壓為 1.2V，整體除頻器消耗功率為 19.95 mW。晶片微影圖 如圖 4-16 所示，晶片面積大小為 0.45×0.66 mm2。
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0 2 4 6 8 10 12 14
-12 -8 -4 0 4 8 12 16
Input Power (dBm)
Frequency (GHz)
Divided-by-256 Divided-by-260 Divided-by-264 Divided-by-268
圖 4-15 輸入靈敏度之量測結果
圖 4-16 應用於頻率合成器之 7-12 GHz 除頻器的晶片微影圖
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(a) (b)
(c) (d)
圖 4-17 在不同除數下的輸出波形量測結果 (a)除 256 (b)除 260 (c)除 264 (d)除 268
4.5 結果與討論
一個寬頻且高速可除 256、260、264 及 268 的多模除頻器已經實現於台積電
一個寬頻且高速可除 256、260、264 及 268 的多模除頻器已經實現於台積電