第四章 應用於頻率合成器之 7-12 GHZ 的除頻器設計與實現
4.4 量測結果
此次應用於頻率合成器之 7-12 GHz 的除頻器已經被實現在台積電標準 CMOS 0.18-µm 製程(TSMC standard CMOS 0.18-µm process)，本次量測採用 on wafer 方式量測，供應電壓與電路偏壓使用 6 Pin 直流探針，輸入與輸出訊號則採 用 G-S-S-G RF 探針。直流電壓使用電源供應器 Agilent E3617A 提供，輸入訊號 則是使用訊號產生器 Agilent E8247C 供應，輸出訊號的量測，在頻域是使用頻譜 分析儀 Agilent E4440A 來觀察輸出頻譜，在時域是使用示波器量測輸出訊號。
圖 4-15 為/256、/260、/264 與/268 的輸入靈敏度，在輸入功率為 0 dBm，此 次除頻器的操作頻寬為 7 至 12 GHz，且在 10 GHz 擁有最低的靈敏度約為-12 dBm。
當輸入功率增加至 10dBm 時，操作頻寬可以增大到 3 至 12.3 GHz。圖 4-17 為在 輸入訊號頻率為 10 GHz 時候，/256、/260、/264 以及/268 的時域量測結果。第一 級 CML 除頻器供應電壓為 1.5 V，第二級 CML 除頻器供應電壓為 1 V，第三級 多模態除頻器供應電壓為 1.2V，整體除頻器消耗功率為 19.95 mW。晶片微影圖 如圖 4-16 所示，晶片面積大小為 0.45×0.66 mm2。
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0 2 4 6 8 10 12 14
-12 -8 -4 0 4 8 12 16
Input Power (dBm)
Frequency (GHz)
Divided-by-256 Divided-by-260 Divided-by-264 Divided-by-268
圖 4-15 輸入靈敏度之量測結果
圖 4-16 應用於頻率合成器之 7-12 GHz 除頻器的晶片微影圖
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(a) (b)
(c) (d)
圖 4-17 在不同除數下的輸出波形量測結果 (a)除 256 (b)除 260 (c)除 264 (d)除 268
4.5 結果與討論
一個寬頻且高速可除 256、260、264 及 268 的多模除頻器已經實現於台積電 標準 CMOS 0.18-µm 製程。為了提升操作速度，在這次設計中採用了不具尾電流 源(tail current source)的 CML 與合併 NAND 閘的改良型 D 型正反器架構。在輸入 功率為 0 dBm 時，除頻器的操作頻率為 7 至 12GHz，且在 10 GHz 擁有最低的靈 敏度約為-12 dBm。當輸入功率增加至 10 dBm 時，操作頻寬可以增大到 3 至 12.3 GHz。這次的供應電壓源一共有三個，分別為 1.5 V、1 V 與 1.2 V，總功率消耗 為 19.95 mW。
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從表 4-2 模擬與量測數據比較表可以發現模擬與量測結果大致上相符惟低頻 部分表現不如預期，為了能更直觀討論這個問題將模擬與量測結果放在一起做比 較，圖 4-18 為在除數設定在/256 下的輸入靈敏度模擬與量測結果，可以觀察到量 測與模擬結果差了 9 dBm，初步評估是因為在設計時沒考慮到反射損耗(return loss) 的問題，導致輸入訊號的功率無法完全饋入至電路，但此次設計的除頻器仍然可 在 X 頻段上應用，符合我們設計的目標。表 4-3 總結了這次的設計與其他發表過 的論文之效能，在功率消耗有相當不錯的表現。
表 4-2 模擬與量測數據比較表
Simulation Measurement
Operation frequency (GHz) 4~12 7~12
Divisor /256, /260, /264, /268 /256, /260, /264, /268
Power consumption (mW) 17.97 19.95
4 6 8 10 12 14
Input Power (dBm)
Frequency (GHz)
Simulation results Measurement results
9 dBm
圖 4-18 輸入靈敏度之模擬與量測
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表 4-3 除頻器文獻比較表
[41] [42] [43] [44] This Work
Technology 0.35 µm CMOS
0.35-µm SiGe
BiCMOS
90 nm Bulk
CMOS
0.18 µm CMOS 0.18 µm CMOS
Operation
frequency (GHz) 0.4 ~ 2.9 2.3 ~ 4.5 38.7 ~ 44 8.2 ~ 14 7 ~ 12 Division ratio 256 ~ 271 256 ~ 511 4 / 5 1024 / 1028 256/160/264/268
Supply Voltage (V) 3.3 3 1.8 1.8 1, 1.2, 1.5
Power
Consumption (mW) 28 7.1 45 28.8 19.95
Chip Size (mm2) 0.897 0.06* 0.357 N/A 0.297
*Excluded input buffer and pad.
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第五章 應用於 X-band 鎖相迴路之設計與實現
一個功率消耗 38 mW 且操作在 10.6 GHz 的鎖相迴路已被實現在台積電標準 0.18-µm 1P6M CMOS 製程上。本次設計利用電流重複使用(current-reused)技術去 節省鎖相迴路的功率消耗。壓控振盪器部分沿用第三章所設計變壓器回授電壓的 架構作為這一次的壓控振盪器，藉此讓鎖相迴路有較佳的相位雜訊以及較好的功 率消耗。這次設計的鎖相迴路操作頻率為 10.37 到 11 GHz，且相位雜訊在載波偏 移 100 kHz 為-94 dBc/Hz。晶片面積為 0.73×0.69 mm2。
5.1 簡介
鎖相迴路在通訊系統上扮演很重要的角色，舉凡一些應用都需要鎖相迴路來 提供一個穩定且純淨的訊號源，例如：資料在傳輸會有的時脈不同步或是資料有 雜訊干擾，因此需要在接收端加上時脈資料回復電路來消除時脈的抖動以及還原 資料訊號以及收發器(transceiver)的調變(modulation )與解調變(demodulation)等 等。
為了滿足高速率數位化服務的市場需求，許多系統已經被開發到高頻段使用，
例如：光纖通訊、雷達以及衛星通訊。因為同軸纜線在 12 GHz 的損耗是不被接 受，因此，可以利用低雜訊降頻器將 Ku-band 的 RF 衛星訊號(RF: 10.7–12.75 GHz) 降頻到 L-band 的 IF 訊號(IF: 0.95-2.15 GHz)[45]，圖 5-1 為低雜訊降頻器(Low Noise Block downconverter, LNB)系統架構圖，此系統可分為兩個頻段，低頻段(low band) 與高頻段(high band)，低頻段是 10.7-11.7 GHz，高頻段則是 11.7-12.75 GHz，且 這兩個頻段需分別被降頻到 0.95-1.95 GHz 與 1.1-2.15 GHz，因此，需要兩個本地 振盪源訊號或頻率合成器提供頻率為 9.75 與 10.6 GHz 饋入至混頻器。
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5.2.1 使用變壓器回授之壓控振盪器與除頻器設計
在傳統鎖相迴路設計上，壓控振盪器與除頻器都是用串接方式實現，為了節 省功率本篇論文使用電流重複利用(current-reused)技術[46][47]，將除頻器疊接在 壓控振盪器上面，其電路圖如圖 5-3 所示。這個方法可以有效節省浪費在緩衝放 大器(buffer)的電流。
Vctrl Ld
Ld
Ls
Ls
M1
M2
M3
M4
VCO
CML Divider
10.6 GHz 5.3 GHz
圖 5-3 具疊接除頻器之壓控振盪器
壓控振盪器部分沿用第三章所提到的變壓器回授之壓控振盪器，電路圖如圖 5-1 下半部分，電晶體 M1 與 M2 組成了交叉耦合對，提供了一個負電阻去抵銷被動 元件電感與電容的寄生阻抗，詳細電路分析已於第三章闡述過，在此不在贅述。
在這次鎖相迴路設計中，由於壓控振盪器的輸出頻率為 10.6 GHz，考量面積
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與成本考量，第一與二級除頻器採用 CML 架構，但在 CMOS 0.18-µm 製程上，
傳統架構的 CML 除頻器要操作在 10 GHz 以上並不容易，為了提高操作速度，將 固定電流源移除，改用閘極來決定電流的大小，這個技巧在第四章也曾使用過。
壓控振盪器輸出訊號經過前面兩級除頻器處理過後，頻率已被降低到 3 GHz 以下，
為了可以減少功率消耗與面積，第三級除頻器採用 TSPC 架構藉由三個 TSPC 串 聯組成除 8，因此整體除頻器的除數為除 32。
5.2.2 相位頻率偵測器、充電泵與濾波器
這次的相位頻率偵測器採用全部由反及閘(NAND)所組成的靜態相位頻率偵 測器。由於傳統的靜態相位頻率偵測器有嚴重的死區問題，為了消除死區，直觀 的做法是在重置(reset)的路徑加上適當的延遲，使得每條延遲路徑相同，但是卻 降低了操作頻率，在文獻[48]提出了一個改良作法，不僅能減少死區的問題亦不 會影響操作速度，電路圖如圖 5-4 所示。相較傳統的架構，輸出 是由 A 點與 B 點取出，而不是從三輸入的反及閘(NAND)所得到，因此不需要重置(reset)路徑多 增加額外的延遲來達到延遲匹配，換句話說，可以改善了死區的問題且不影響操 作速度，在另一個輸出端 也是類似情況。
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REF
DIV
UP
DN Reset
A
B
圖 5-4 靜態相位頻率偵測器[6]
在傳統充電泵的架構，充放電開關 UP 與 DN 通常由 PMOS 與 NMOS 所組成，
因為 PMOS 與 NMOS 先天上的特性不同，導致各自的切換時間也不一樣，這會 導致電流不匹配的問題，為了克服這樣的問題，這次設計採用只有 NMOS 開關 的充電泵，其電路圖如圖 5-5 所示。
UP UPDN DN
Output
圖 5-5 充電泵電路架構
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為了能有效的抑制相位雜訊與參考突波，本次設計迴路濾波器採用三階濾波 器，如圖 5-6。其電阻值與電容值的選取在第二章節有詳細推導。這次設計電阻 R1 與 R2 分別為 3.86 KΩ 與 7.73 KΩ，電容 C1、C2 與 C3 分別為 44.8 pF、1.9 pF 以及 174 fF。
ICP
Vctrol
R1
C1
C2 C3
R2
圖 5-6 三階迴路濾波器
5.2.3 鎖相迴路系統
這次所設計的鎖相迴路是由相位頻率偵測器、充電泵、迴路濾波器、壓控振 盪器以及除頻器所組成，如圖 5-2 所示。為了能抑制參考頻率的突波避免干擾鄰 近通道，迴路濾波器的階數採用三階。
考量到鎖定時間與 on chip 的問題，此次迴路頻寬選擇在 8 MHz，如此一來可 以使 C1 電容縮小至 44.8 pF，大幅的縮小面積。充電泵電流設計在 1 mA，壓控 振盪器的增益 KVCO為 466 MHz/V，相位邊限選擇 60°。表 5-1 為這次所設計的鎖 相迴路系統規格表。
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表 5-1 應用於 X-band 鎖相迴路的系統規格表 System parameter Specification
Reference frequency 362.5 MHz
KVCO 466 MHz/V
Icp 1 mA
N 32
Loop bandwidth 8 MHz
Phase margin 60°
5.3 模擬結果
此 次 應 用 於 X-band 鎖 相 迴 路 是 使 用 Advanced Design System(ADS) 與 SpectreRF 模擬軟體在作為電路設計的驗證，且設計在台積電標準 CMOS 0.18-µm 製程(TSMC standard CMOS 0.18-µm process)上。
5.3.1 變壓器回授之壓控振盪器
圖 5-7 為變壓器的模擬結果，當振盪頻率為 12 GHz 時，Ld 為 598.35 pH，其 Q 值為 6.29，Ls 為 239.14 pH，伴隨的 Q 值為 6.14，Ld 與 Ls 之間的互感值為 183.32 pH，coupling coefficient 為 0.485。
此次壓控振盪器操作在 0.9 V，所消耗功率為 23.6 mW。調變範圍為 11.5 至 12.17 GHz，模擬結果如圖 5-8 所示，壓控振盪器增益 KVCO為 466.7 MHz/V。相 位雜訊在偏移頻率為 1 MHz 位置，約為-107 dBc/Hz，且偏移頻率在 10 MHz 位置 時，相位雜訊約為-133 dBc/Hz，圖 5-9 為相位雜訊模擬結果。
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Coupling Coefficient k
Frequency (GHz)
圖 5-7 變壓器模擬(a)變壓器感值 (b)變壓器 Q 值 (c)K-factor (d)Ld 與 Ls 的互感值
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0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4
11.0 11.2 11.4 11.6 11.8 12.0 12.2 12.4
F r e q u e n c y ( G H z )
Vctrol (V)
圖 5-8 變壓器回授之壓控振盪器調變頻率範圍模擬結果
Phase noise (dBc/Hz)
Frequency offset (Hz)
-107 dBc/Hz @ 1MHz
圖 5-9 變壓器回授之壓控振盪器相位雜訊模擬結果
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5.3.2 相位頻率偵測器與充電泵
在供應電壓為 1.8V 時，兩個子元件總消耗功率約為 1.8 mW，圖 5-10 為相位 頻率偵測器與充電泵的模擬，由上到下依序為參考訊號、除頻後的訊號、相位頻 率偵測器的 UP 與 DN 輸出訊號，最下列則是充電泵的輸出結果。在這個例子中，
設定除頻後的頻率大於參考頻率，但由於 KVCO 在這一次設計當中是負斜率，故 整個電路的操作會與理論相反，當參考訊號領先除頻後的訊號，相位頻率偵測器 會在 DN 輸出產生一脈波，使得充電泵開始充電，進而調降壓控振盪器的輸出頻 率。
Time
圖 5-10 相位頻率偵測器與充電泵的模擬
5.3.3 除頻器
這次的除頻器設計共分為三級，因為壓控振盪器振盪頻率約在 11 GHz 附近，
因此，第一級與第二級除頻器部分採用 CML 架構，在輸入訊號的功率為 0 dBm 時，第一級除頻器的操作頻寬約 4 到 14 GHz，第二級除頻器的操作頻寬約為 1
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In p u t P o w e r ( d B m )
Frequency (GHz)
First stage divider Second stage divider
圖 5-11 第一級 CML 除頻器與第二級 CML 除頻器之輸入靈敏度
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圖 5-12 由 TSPC 組成的除 8 除頻器
5.3.4 鎖相迴路系統模擬
利用 Matlab 軟體先對系統做初步的模擬以及評估可行性。圖 5-13 為鎖相迴 路的開迴路轉移函數的頻率響應。為了快速評估系統，將子電路轉換成數學模型，
接著將表 5-1 的系統規格表代入到 Simulink 模擬整個鎖相迴路系統，模擬結果如 圖 5-14 所示。
整個鎖相迴路電路的驗證是使用 spectreRF 模擬，然而壓控振盪器是使用 ADS 做模擬，因此，利用變壓器等效模型，如圖 3-16，去等效出電磁模擬出來的結果，
並且在 spcetreRF 上重建出等效模型來取代壓控振盪器在 ADS 上的模擬。如圖 5-15 為鎖相迴路的鎖定時間模擬結果，在系統穩定後，電壓鎖定在 585.6 mV，其
並且在 spcetreRF 上重建出等效模型來取代壓控振盪器在 ADS 上的模擬。如圖 5-15 為鎖相迴路的鎖定時間模擬結果，在系統穩定後，電壓鎖定在 585.6 mV，其