時脈抖動特性為評估鎖相迴路優劣的重要指標之一，以往測試鎖 相迴路效能多半使用外部儀器量測時脈抖動，但隨著鎖相迴路輸出頻 率之提升，量測儀器成本也大大提高。因此晶片上抖動量估計的方法，
利用振盪器輸入端的頻率控制碼計算抖動雜訊，其量測頻率從原本的 輸出頻率降低為參考頻率等級，大大減輕了量測儀器的成本。
本論文所提出的 ADPLL 中，頻寬由已知的數位迴路參數(迴路濾波 器權重 Kip, 參考相位積分路徑權重 Kpd, 和差調變器最大解析度 Mdsm, 整數除頻數 N, 小數除頻數 F)以及類比迴路參數(振盪器增益 KDCO)所 決定。其中唯一會受到製程-電壓-溫度變異(PVT variation)影響的僅剩 振盪器增益(KDCO)。若我們能設法找出晶片中振盪器的物理增益(KF,phy) 並且將其物理增益(KF,phy)置換成原本所設計的振盪器增益(KF,SPEC)，如 此一來便可以在不更動其他系統參數的情況下，達到還原迴路頻寬的 效果。在完成頻寬校正後，利用振盪器前的頻率控制碼(frequency control word, FCW)估計抖動量( )並與此時量測到的抖動量(Jrms)做 比對，若兩張抖動分佈圖相同，可驗證頻寬校正的準確度。
其抖動量估計示意圖如圖 2-8 所示。完成背景式頻寬校正後，使 用示波器量測振盪器輸出時脈可得一抖動分佈圖(Jrms)。此時可利用振 盪器前的頻率控制碼(FCW)經過運算得到一估計抖動量( )的分佈 圖。若能保證頻率控制碼經過晶片內校正後的振盪器增益，再經過示 波器的這條路徑，與頻率控制碼(FCW)經過已知振盪器增益(KF,SPEC)頻 率平移積分後，再經過提出的抖動估計方法。若這兩條路徑相同，便 能藉由比較兩張抖動分佈圖達到驗證頻寬校正準確度的功能。
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而這兩條抖動估計路徑相同的前提有二，一為晶片內校正後的振 盪器增益必須等於已知的振盪器增益(KF,SPEC)，二為提出的抖動估計方 法必須等效於示波器量測抖動的方法。首先我們先假設晶片內校正後 的振盪器增益等於已知的振盪器增益(KF,SPEC)，討論提出的抖動量估計 方法。由於晶片內振盪器的自身雜訊為未知數，因此要保證所提出之 晶片上自我抖動量估計之方法的正確性，還存在一前提：鎖相迴路頻 寬內雜訊必須由參考雜訊決定，如圖 2-9 所示，否則估計之抖動量將 失去參考價值。
圖 2-8 抖動量估計示意圖
圖 2-9 晶片上自我抖動量估計方法使用條件
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由於相位雜訊在頻域上的積分值為方均根抖動值，在模擬時，使 用第 3 章中推導的轉移函式繪出相位雜訊並對頻率積分，作為實際的 方均根抖動(Jrms)。另外，提取頻率控制碼經過與迴路內相同的振盪器，
使用本論文提出的抖動量估計方法，對輸出時脈取樣以估計方均根抖 動量( )，抖動量估計模擬方法如圖 2-11 所示。比較由上述兩方法 求得的抖動量是否相同，便可驗證。
T T T
T
(a)
T1 T2 T3
T1
T2 T3
T
(b)
圖 2-10 提出的抖動量估計方法(a)理想時脈(b)具有雜訊的時脈
圖 2-11 抖動量估計模擬方法
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圖 2-12 為使用 Matlab 模擬的抖動分佈圖，模擬參數:參考頻率 fREF=156MHz，輸出頻率 fDCO=10GHz，頻率控制碼輸出取樣頻率 fDUMP=156MHz，鎖相迴路閉迴路頻寬設計為 1MHz(遠小於 fDUMP)，此 時使用相位雜訊轉移函式積分得到的理想方均根抖動(Jrms)為
2.0915ps，值得注意的是若控制碼輸出取樣頻率 fDUMP不滿足遠大於迴 路頻寬的限制，則會有混疊產生使得估計量( )略大於理想值(Jrms)，
舉例來說，若迴路頻寬為 1MHz，控制碼輸出取樣頻率 fDUMP=7.8MHz，
得到之估計方均根抖動( )為 2.9888ps，此估計值不具參考價值。
圖 2-12 抖動量估計 Matlab 模擬結果
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