一個背景式校正之全數位式非整數頻率合成器

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一個背景式校正之

全數位式非整數頻率合成器

An All-Digital Fractional-N Frequency Synthesizer

with Background Calibration

研 究 生：莊書瑾 Student ：Shu-Chin Chuang

指導教授：陳巍仁 Advisor ：Wei-Zen Chen

國立交通大學

電子工程學系 電子研究所 碩士論文

A Thesis

Submitted to Department of Electronics Engineering and Institute of Electronics College of Electrical and Computer Engineering

National Chiao-Tung University in Partial Fulfillment of the Requirements

for the Degree of Master of Science

in

Electronics Engineering March2012

Hsin-Chu, Taiwan, Republic of China

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一個背景式校正之

全數位式非整數頻率合成器

研究生：莊書瑾 指導教授：陳巍仁教授

國立交通大學

電子工程學系電子研究所碩士班

摘要

相位雜訊為評估鎖相迴路功能優劣的一個重要指標，而頻寬的決 定也會直接的影響到輸出相位雜訊的表現。在一個類比式的鎖相迴路 中，頻寬由充電泵電流值、迴路濾波器電阻電容值、振盪器增益所決 定。不幸的是，上述均會受到製程物理環境與元件不匹配誤差，使得 與原先之設計值有所不同，無法達最佳雜訊頻寬的效果。然而在一個 全數位式鎖相迴路中，頻寬由一些已知的參數以及振盪器增益所決定， 其中僅剩振盪器增益會受到製程物理環境與元件不匹配誤差影響的 變數。 本論文提出一個具有背景式校正的全數位式非整數頻率合成器。 自我追蹤與校正振盪器增益的方法，能免除製程物理環境和元件匹配 誤差造成振盪器增益的不理想效應，並能在不影響鎖相迴路系統運作 於通訊系統下，加於振盪器輸入端一數位訊號，使迴路濾波器輸出端 產生一相應訊號，得知其振盪器增益關係式。使用上述量取振盪器增

ii 益資訊，直接的校正振盪器增益，可達到校正振盪器物理增益，與還 原最佳雜訊頻寬的效果。 另外，時脈抖動特性亦為鎖相迴路的一個重要效能。以往測試鎖 相迴路效能多用外部儀器量測時脈抖動，但隨著鎖相迴路操作頻率之 提升，測量儀器成本也大大提高。因此晶片上雜訊自我量測的方法， 利用振盪器輸入端的頻率控制碼(FTW)計算抖動雜訊，其量測頻率從 原本的輸出頻率降低為參考頻率等級，大大減輕了量測儀器的成本。 本論文中的晶片採用 TSMC-40nm CMOS 製程技術實現，總面積 為 1.330 x 1.195mm2。晶片量測結果，輸出頻率為 8GHz，RMS jitter 在整數及非整數架構下分別為 3.4251ps 及 13.019ps。

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An All-Digital Fractional-N Frequency Synthesizer

with Background Calibration

Student: Shu-Chin Chuang Advisor: Wei-Zen Chen

Department of Electronics Engineering &Institute of Electronics

National Chiao-Tung University

Abstract

Phase noise is an important factor, which is used to estimate the performance of phase locked loop, and the choice of the bandwidth could also affect the phase noise directly. In an analog phase-locked loop, the bandwidth depends on the current of charge pump, the passive

components in the loop filter and the gain of voltage control oscillator (VCO). Unfortunately, they would differ from the designed values because of the process, voltage and temperature (PVT) variation.

However, in an all-digital phase-locked loop, the bandwidth is composed of some well-known parameters and the gain of digital control oscillator (DCO), but only the gain of DCO is unpredictable because of the PVT variation.

iv

An all-digital fractional-N frequency synthesizer with background calibration is presented. The background calibration method of the DCO gain could relieve the PVT variation on the DCO gain without affecting the operation of the communication system at the same time. Adding a digital code at the input of the DCO, so that the output of loop filter would generate an opposite signal,able to be recorded to formulate the estimation of the DCO gain. The background calibration method of the DCO gain could restore the loop bandwidth without changing other loop parameters.

Besides, jitter performance is another important factor, which is used to estimate the performance of phase-locked loop. But it is difficult to measure the output clock jitter of the high speed phase-locked loop circuit directly. In addition, using external measuring equipment takes the high cost. For the reasons, the on-chip jitter measurement method, which dumps the frequency tuning word from the input of DCO, could estimate the jitter performance by lower frequency. Since the measured frequency changes from output frequency to reference frequency level, the on-chip jitter measurement methodcould release the cost of

equipment.

Implemented in TSMC-40nm CMOS technology, the total area included PAD is 1.330 x 1.195mm2. The measured output frequency of proposed ADPLL is 8GHz, where the RMS jitter is 3.4251ps in integer-N architecture and 13.019ps in fractional-N architecture.

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致謝

歷經三年多的時間，從一開始對電路實作一點經驗都沒有，到這 本論文的完成，實在很感謝我的指導教授，陳巍仁老師的帶領。在此 過程，無論是在專業領域以及待人處世，都讓我受益匪淺。 在這段漫長的研究生涯，特別感謝本實驗室-台祐學長、世豪學 長、彥緯學長的幫助，唯有你們的幫助，才有本論文的誕生。也感謝 塔哥、歐陽、小賴、順天、凱悌、育祥、邱神、昕爺、小毅、文杰、 健軒、秀樺、川逸、豔婷、建宏、逸弘、仲廷、曜嘉、政豪和弘凱、 還有本實驗室的新血欣彥、凱婷和欣蓓，以及 307 實驗室的同學與學 弟…等。由於你們的陪伴以及幫忙，帶給我許多的方便以及快樂的回 憶，祝福你們未來在工作或學業上都能夠一路順風，而還沒畢業的學 弟妹能早日畢業。 另外，也特別感謝在背後默默支持我的家人，在這段期間對與我 的關懷和付出，讓我可以無後顧之憂完成碩士學位。 莊書瑾 Mar., 2012

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目錄

摘要 ... i Abstract ... iii 致謝 ... v 目錄 ... vi 圖目錄 ... ix 表目錄 ... xiii 第 1 章 簡介 ... 1 1.1 相關背景與動機 ... 1 1.2 論文架構 ... 4 第 2 章 頻率合成器系統架構 ... 5 2.1 類比式頻率合成器 ... 5 2.1.1 類比式整數頻率合成器 ... 5 2.1.2 類比式非整數頻率合成器 ... 6 2.2 全數位式頻率合成器 ... 8 2.2.1 全數位式整數頻率合成器 ... 8 2.2.2 全數位式非整數頻率合成器 ... 10 2.3 提出的全數位式非整數頻率合成器架構 ... 13 2.4 抖動量估計（Jitter Measurement） ... 15 第 3 章 一個全數位式非整數背景式校正頻率合成器 ... 20 3.1 動態分析 ... 20 3.2 線性模型 ... 25

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3.2.1 二元相位偵測器(Bang-Bang Phase Detector, BBPD)線

性模型 ... 25

3.2.2 數位迴路濾波器(Digital Loop Filter, DLF)線性模型 .... 28

3.2.3 參考相位積分路徑線性模型 ... 29 3.2.4 完整鎖相迴路線性模型 ... 30 3.3 產生的相位雜訊(Phase Noise) ... 31 3.3.1 參考時脈雜訊模型 ... 32 3.3.2 二元相位偵測器(BBPD)雜訊模型 ... 32 3.3.3 數位控制振盪器(DCO)雜訊模型 ... 33 3.3.4 和差調變器(Delta-Sigma Modulator, ΣΔ)雜訊模型 .... 39 3.3.5 輸出相位雜訊功率頻譜密度(PSD) ... 40 3.4 背景式校正振盪器增益的方法 ... 43 3.4.1 振盪器增益自我追蹤 ... 44 3.4.2 背景式校正振盪器增益 ... 47 第 4 章 電路設計與實現 ... 53 4.1 系統架構 ... 53 4.2 電流導向式數位類比轉換器 ... 55 4.3.1 溫度計編碼(Thermometer Code)電流導向式數位類比 轉換器 ... 57 4.3.2 階梯 R-2R 電阻網路電流導向式數位類比轉換器... 59 4.3 和差調變器 ... 61 4.4 數位控制振盪器 ... 64 4.5 相位積分(Phase Accumulator)電路 ... 66 第 5 章 佈局與量測結果 ... 72

viii 5.1 晶片佈局(Chip Layout) ... 72 5.2 量測環境(Measurement Setup) ... 73 5.3 量測結果(Measurement Results)... 74 5.3.1 開迴路測試 ... 74 5.3.2 閉迴路測試 ... 75 5.3.2.1 整數架構測試 ... 76 5.3.2.2 非整數架構測試 ... 79 第 6 章 結論 ... 83 參考文獻 ... 84

ix

圖目錄

圖 1-1 整數式鎖相迴路架構 ... 2 圖 2-1 類比式整數頻率合成器架構 ... 6 圖 2-2 類比式非整數頻率合成器架構 ... 7 圖 2-3[4]提出的 BBPLL 糸統架構圖 ... 9 圖 2-4 [7]提出的 BBPLL 糸統架構圖 ... 10 圖 2-5[3]提出的 ADPLL 糸統架構圖 ... 11 圖 2-6 [8]提出的 ADPLL 糸統架構圖 ... 12 圖 2-7 提出的 ADPLL 糸統架構圖 ... 14 圖 2-8 抖動量估計示意圖 ... 16 圖 2-9 晶片上自我抖動量估計方法使用條件 ... 16 圖 2-10 提出的抖動量估計方法(a)理想時脈(b)具有雜訊的時 脈 ... 18 圖 2-11 抖動量估計模擬方法 ... 18 圖 2-12 抖動量估計 Matlab 模擬結果 ... 19 圖 3-1 系統架構圖 ... 20 圖 3-2 總除數為 2.25 積分資訊時序圖 ... 21 圖 3-3 動態分析模結果(a)輸出頻率對模擬時間 ... 24 圖 3-4 二元相位偵測器線性模型 ... 25 圖 3-5 二元相位偵測器的狀態鍊近似 ... 27 圖 3-6 (a)迴路濾波器離散時間模型 ... 29 圖 3-7 (a)參考相位積分路徑離散時間模型 ... 30

x 圖 3-8 迴路連續時間近似模型 ... 31 圖 3-9 包含內部與外部雜訊源的鎖相迴路線性模型 ... 31 圖 3-10DCO 數位控制示意圖 ... 33 圖 3-11 振盪器量化雜訊模型 ... 34 圖 3-12 和差調變器的量化雜訊 ... 35 圖 3-13 不同超取樣頻率對擾動雜訊的影響 ... 36 圖 3-14 振盪器的自身相位雜訊 ... 37 圖 3-15 和差調變器產生的相位雜訊 ... 38 圖 3-16 數位控制振盪器的相位雜訊 ... 39 圖 3-17 參考相位積分路徑上和差調變器的相位雜訊 ... 40 圖 3-18 包含內部與外部雜訊源的鎖相迴路線性模型 ... 40 圖 3-19 各雜訊源對輸出相位貢獻的轉移函式 ... 42 圖 3-20 總輸出相位雜訊 ... 43 圖 3-21 振盪器增益自我追蹤的機制 ... 44 圖 3-22 振盪器增益自我追蹤方法模擬結果 ... 47 圖 3-23 振盪器增益校正方法(a)校正前 (b)校正後 ... 48 圖 3-24 振盪器增益背景式校正方法(a)校正前 (b)校正後 . 50 圖 3-25 振盪器增益背景式校正方法模擬結果 ... 52 圖 4-1 實現的全數位式鎖相迴路區塊圖 ... 54 圖 4-2 電流式數位類比轉換器與和差調變器控制振盪器方法 ... 57 圖 4-3 八位元溫度計編碼電流式數位類比轉換器 ... 57 圖 4-4 佈局示意圖 ... 58

xi 圖 4-6 階梯 R-2R 電阻網路電流式數位類比轉換器 ... 59 圖 4-7 加入運算放大器固定偏壓 ... 60 圖 4-8 電流式數位類比轉換器模擬圖 ... 61 圖 4-9 二階 MASH 信號方塊圖 ... 62 圖 4-10 二階 MASH 電路圖 ... 62 圖 4-11 解碼器邏輯閘 ... 63 圖 4-12 和差調變器控制電流式數位類比轉換器 ... 63 圖 4-13 四級差動環形振盪器 ... 64 圖 4-14 每一級的延遲單元 ... 65 圖 4-15 振盪器自身雜訊 ... 66 圖 4-16 相位積分電路 ... 67 圖 4-17 u-位元累加器理想行為模型 ... 68 圖 4-18 相位偵測器模數方塊圖 ... 68 圖 4-19 旋轉向量解釋參考與迴授相位 ... 69 圖 4-20 高速計數器方塊圖 ... 70 圖 4-21 高速計數器模擬結果 ... 71 圖 5-1 晶片照相圖 ... 72 圖 5-2(a)AC PCB 與(b)DC PCB ... 73 圖 5-3 量測環境設置 ... 74 圖 5-4 量測粗條溫度計編碼電流數位類比轉換器之 DNL ... 75 圖 5-5 量測粗條溫度計編碼電流式數位類比轉換器之 INL 75 圖 5-6 同時達到整數與非整數之架構 ... 76 圖 5-7 量測 8.0GHz(a-1) (a-2)頻譜圖與(b)相位雜訊圖 ... 78 圖 5-8 量測 8. 0GHz 時域抖動圖 ... 79

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圖 5-9 量測 GHz(a-1) (a-2)頻譜圖與(b)相位雜訊圖 ... 81 圖 5-10 量測不同分數值 ... 82

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表目錄

表 1-1 提出之全數位式非整數頻率合成器規格 ... 4 表 4-1 解碼器真值表 ... 63 表 4-2 所有控制振盪器單元的權重與頻率步階 ... 66

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第

1章 簡介

1.1 相關背景與動機 頻率合成器(frequency synthesizer)在現今的通訊系統中，無論是 無線接收機、行動電話和衛星接收機等，都扮演著極為重要的角色。 其主要的工作目的是產生一與參考訊號具有已知的頻率和相位關係 的週期訊號。此產生的時脈訊號將可作為處理器在高速資料傳輸介面 的時脈來源、類比數位轉換器的取樣時脈和無線發射機中用來混頻的 本地振盪訊號。多年來已提出了許多頻率合成的技術，例如鎖相迴路 (phase-locked loop, PLL)、直接數位合成(direct digital synthesis, DDS)和 混頻技術(frequency mixing)等。在上述不同的頻率合成技術中，鎖相 迴路技術最能實現高效能的頻率合成器。 鎖相迴路是一具有負迴授的頻率控制系統。藉由感測迴授路徑與 輸入參考訊號的相位誤差，鎖相迴路將會產生一與相位誤差有關的訊 號控制振盪器的輸出頻率，以達到與參考訊號具有固定的頻率和相位 關係。鎖相迴路可以用來調變(modulate)或解調(demodulate)訊號、重 組一低雜訊的倍頻或除頻訊號。 一個基本的鎖相迴路架構如圖 1-1[1]所示，其中包含一個可控制 的振盪器(controlled oscillator)、相位頻率偵測器 (phase frequency detector)、迴路濾波器(loop filter)以及迴授除頻器(feedback frequency

divider)。可控制的振盪器將依據輸入控制訊號產生一頻率為 fOUT的週

2 輸出頻率(fOUT)輸入迴授除頻器後輸出迴授頻率 fFB=fOUT/N，其中 N 為除頻器的除數。相位頻率偵測器比較迴授時脈與參考時脈的頻率或 相位誤差，將其輸出頻率或相位誤差資訊送入迴路濾波器。迴路濾波 器將此不連續變化的誤差資訊平滑化，最後迴路濾波器的輸出注入可 控制振盪器以調整輸出頻率(fOUT)。若迴路設計得當，當迴路達到穩態 時，輸出頻率與參考頻率將會存在一固定關係 。 使用 CMOS 製程設計射頻頻率合成器仍是通訊系統中的一大挑戰， 因為很難同時達到低成本，低功耗，以及符合雜訊規格和瞬態規格。 一般而言，設計一個頻率合成器主要的考量有下列幾點：相位雜訊 (phase noise)，抖動效能(jitter performance)，突波雜訊效能(spurious noise performance)，跳頻速度(frequency hopping speed)，可調頻寬 (tuning bandwidth)，供應電壓雜訊或基板雜訊(substrate noise)抑制， 晶片面積，功率消耗，不同製程間轉換的便利性。然而，上述這些規 範之間存在著複雜的設計權衡，因此頻率合成器僅能滿足特定應用規 格做設計。 Phase Frequency Detector

Loop Filter Controlled Oscillator Feedback Frequency Divider Reference Clock (fREF) Output Clock (fOUT) Feedback Clock (fFB=fOUT/N) 圖 1-1 整數式鎖相迴路架構

3 傳統的射頻頻率合成器通常是使用類比的方式實現。隨著製程的 快速演進，在低電壓深次微米(deep-submicrometer)的互補金氧半 (CMOS)製程下，單一顆晶片上的數位電路積體密度提高，並且由於寄 生電容和供應電壓的降低，數位電路可以達到更高的操作頻率以及更 低功耗的好處。但是相反的，類比電路將面臨到較小的電壓容許空間 (voltage headroom)，較大的漏電流以及在 SoC 環境下的雜訊影響，反 而增加了高效能頻率合成器設計的難度。因此，近年來許多研究成果 專注在以數位的方式或是數位輔助的方式實現射頻頻率合成器[2]- [4]。 而在一個全數位式鎖相迴路中，頻寬由一些已知的參數以及振盪 器增益所決定，其中僅剩振盪器增益會受到製程物理環境與元件不匹 配誤差影響的變數。因此，若能設法使振盪器增益成為已知，則整個 鎖相迴路系統的效能表現，如頻寬、抖動等，也能準確如預期般的表 現。 本論文提出一個具有背景式校正的全數位式非整數頻率合成器。 其自我追蹤與校正振盪器增益的方法，能免除製程物理環境和元件匹 配誤差造成振盪器增益的不理想效應，並能在不影響鎖相迴路系統運 作於通訊系統下，直接的校正振盪器增益，可達到校正振盪器物理增 益，與還原最佳雜訊頻寬的效果。另外，本論文提出了晶片上雜訊自 我量測的方法，其量測頻率從原本的輸出頻率降低為參考頻率等級， 大大減輕了外部量測儀器的成本。 本論文提出的具背景式校正之全數位式非整數頻率合成器的目 標規格如表 1-1 所示。

4 Parameter Value Process TSMC 40nm GS (1P8M) Supply Voltage 0.9V Output frequency 8GHz Reference frequency 100MHz Loop Bandwidth 1MHz Calibration resolution 0.07% 表 1-1 提出之全數位式非整數頻率合成器規格 1.2 論文架構 本論文主要分五個章節，第一章，說明相關背景動機以及目標規 格；第二章，介紹傳統式頻率合成器，全數位式頻率合成器系統架構 和所提出的全數位式非整數頻率合成器架構及其工作原理。 第三章，對系統做動態分析後，將系統線性化推導雜訊轉移函式， 以便計算輸出相位雜訊及抖動表現，並且藉由轉移函式的推導估計振 盪器增益；第四章，從系統架構出發，由上而下的介紹每一個電路的 實作，包含相位積分電路、電流導向式數位類比轉換器、類比濾波器、 和差調變器、數位控制振盪器和背景式校正振盪器增益的方法；第五 章，量測結果；本文的最後，在第六章對本篇研究內容做個總結。

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第

2章 頻率合成器系統架構

2.1 類比式頻率合成器 2.1.1 類比式整數頻率合成器 絕大部分高效能的類比式頻率合成器都是使用充電泵 PLL 架構[5]。 圖 2-1 為一個類比式整數頻率合成器的架構。其中包含了一個相位頻 率偵測器(PFD)、充電泵(charge pump)、迴路濾波器(loop filter)、壓控 振盪器(VCO)和除頻器(frequency divider)。相位頻率偵測器藉由偵測參 考時脈 fREF與壓控振盪器輸出頻率除以整數 N 的迴授時脈 fFB，兩者最 接近的邊緣時間差可視為相位誤差，產生上升(Up)或下降(Down)的脈 衝訊號，其脈衝寬度正比於量測到的邊緣時間差。此脈衝訊號藉由充 電泵轉換成電流對迴路濾波器充放電，在壓控振盪器前端產生控制電 壓。迴路濾波器的主要功能是壓抑每一次相位比較時，充電泵瞬間產 生的突波(glitch)。負迴授機制自動的調整壓控振盪器的控制電壓使迴 路趨於穩定的狀態，此時輸出的平均頻率與輸入參考頻率存在一確定 的整數關係。

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2.1.2 類比式非整數頻率合成器

為了提高頻率且解析度以及較高的頻譜使用率，圖 2-2 為一個類 比式非整數頻率合成器的架構[6]。與類比式整數頻率合成器不同處為， 整數除頻器置換成多模數除頻器(multi-modulus frequency divider)以 及需要一個和差調變器(Delta-Sigma Modulator, ΣΔ)利用平均的概念來 提供一個非整數的除數。 如圖 2-2 所示，和差調變器操作頻率為除頻後的迴授頻率 fFB。當 迴路鎖定時迴授頻率幾乎為參考頻率 fREF，因此除數的變動頻率通常 接近於參考頻率，並且參考頻率通常設計為迴路頻寬的十倍以上。故 當除數在兩整數值間變動時，輸出頻率不會即時反應到相對應的頻率 值，因此輸出頻率會在除數期望值所對應的頻率上。同時和差調變器 具備有雜訊整形的能力，能將訊號頻寬內的雜訊整形到較高的頻域， 進而提高訊號雜訊比。 PFD 1/N fREF fFB fOUT=fREF×N VCO Up Down Charge Pump Frequency Divider Loop Filter 圖 2-1 類比式整數頻率合成器架構

7 與所有頻率合成器相同的是，類比式非整數頻率合成器負迴授機 制自動的調整壓控振盪器的控制電壓使迴路趨於穩定的狀態，此時輸 出的平均頻率與輸入參考頻率存在一確定的倍數關係。 若迴路參數設計得宜，充電泵 PLL 的效能能符合不同的應用需求， 包含乙太網路(Ethernet)接受器，磁碟讀寫通道，無線發射器以及高速 記憶體界面。不幸的是，隨著製程的演進以及電子通訊產業發展的趨 勢，實現低抖動的類比式頻率合成器將面臨到巨大的挑戰。 由於現今電子通訊產業如日中天的發展，對更低成本、低功耗以 及更多功能的 SoC (System-on-Chip)整合晶片的需求越來越高。進入深 次微米 CMOS 製程後，低工作電壓以及高積體密度的好處將不利於傳 統射頻以及類比電路的設計。例如利用先進製程實現充電泵 PLL 將面 臨電容漏電流、電流不匹配，低供應電壓使得動態範圍受限等問題， 導致雜訊層(noise floor)升高，寄生基調(spurious tone)的產生。此外， 高積體密度導致更多數位切換雜訊透過電源供應網路和低阻抗的基 PFD N/N+1 fREF fFB fOUT=fREF×N.F VCO Up Down Charge Pump Multi-mode Frequency Divider Loop Filter ΣΔ F 圖 2-2 類比式非整數頻率合成器架構

8 板(substrate)，耦合到需要高精準度的類比部分，導致類比電路的訊 雜比降低，並且這個問題會隨著供應電壓的下降而愈來愈嚴重。 另一方面，利用數位輔助實現的頻率合成器能充分利用數位設計 的好處。由於數位電路是大訊號的操作，相較於類比電路的小訊號操 作，較不易受到製程-電壓-溫度(PVT)變異以及基板雜訊影響造成偏壓 點和其他電路特性的變異。相較於傳統使用被動元件組成的迴路濾波 器，數位化的迴路濾波器的設計將更加具有彈性及準確性。由於數位 電路使用標準單元設計流程(Cell-based design kit)不同於類比電路使 用全客戶式設計流程(Full-custom design kit)，數位電路在不同製程中 轉換較為快速。因此，近年來提出了許多使用數位集成或是數位輔助 的方法實現頻率合成器的研究[2]-[4]。在下一節將簡介全數位式整數 頻率合成器以及全數位式非整數的頻率合成器的架構。 2.2 全數位式頻率合成器 2.2.1 全數位式整數頻率合成器 在過去，由於缺乏低抖動的數位控制振盪器(digital controlled oscillator, DCO)，全數位式的頻率合成器被排除在高效能的射頻應用 外。近年來，一個不需任何類比電壓控制應用在無線射頻的數位控制 振盪器首次被提出[2]。在[4]中提出了一個應用在記憶體控制器具展 頻功能的全數位 Bang-Bang 鎖相迴路(BBPLL)。圖 2-3 為其 BBPLL 系統 架構圖，其中參考時脈(fREF)與迴授時脈(fDIV)之間的相位資訊使用一個 簡單的二元相位偵測器(BPD)來偵測，其行為等效成一個一位元的量 化器。

9 由於二元相位偵測器的輸出只有相位誤差極性的資訊，故當初始 頻率誤差較大時，會面臨到較長鎖定時間的問題。但若為了使鎖定速 度加快而增加迴路頻寬，則會付出較大輸出抖動的代價。 在[7]中提出了一個具有動態調整頻寬以加快鎖定速度全數位式 整數 BBPLL 架構，圖 2-4 為其系統架構圖。其中包含一個具有線性相 位偵測器路徑及二元相位偵測器路徑的雙模態相位頻率偵測器(DPD)， 一個具有可程式化權重(α)積分路徑及可程式化權重(β)直通路徑的數 位迴路濾波器，一個鎖定過程監控器(LPM)，一個 LC 諧振的數位控制 振盪器(DCO)，一個除以 4 的前置除頻器(prescaler)以及兩個相位積分 器 PAC1 和 PAC2。當一開始輸出頻率距離目標頻率很遠的時候，先進 行鎖頻(FT)的模式，直到輸出頻率很接近目標頻率時，再進入鎖相(PT) 模式。在鎖頻模式中，雙模態相位頻率偵測器選擇線性相位偵測器路 徑，數位濾波器只開啟直通路徑，先將輸出頻率快速的拉到目標頻率 附近。進入鎖相模式後，雙模態相位頻率偵測器選擇二元相位偵測器 路徑，開啟數位濾波器的直通與積分路徑，漸進式的動態縮小數位迴 路濾波器的權重，以同時達到快速鎖定以及輸出抖動最佳化的效果。 fREF 1 / N fOUT=fREF×N Kp+Ki Σ DCO fDIV 圖 2-3[4]提出的 BBPLL 糸統架構圖

10 但由於使用前置除頻器的輸出時脈邊緣 fDIV4作為相位積分電路 PAC2 計數的觸發訊號，故其量化解析度將受限於前置除頻器輸出的 時脈週期。由於所有可獲得的頻寬都是有限的，因此較細的頻率解析 度可獲得較多的頻率通道，在頻譜上的使用效率也較高。非整數頻率 合成器允許高的參考頻率同時設計較寬的迴路頻寬。後面一節將對全 數位式的非整數頻率合成器作介紹。 2.2.2 全數位式非整數頻率合成器 [3]提出了一個相位域(phase domain)全數位式鎖相迴路(ADPLL)， 圖 2-5 為其 ADPLL 系統架構圖。透過 LC-諧振(LC-tank)的數位控制振盪 器和高速擾動(dithering)的和差調變器，實現極佳的相位雜訊效能以 及精細的頻率解析度。 fOUT=fREF×N + -DCO 1/4 β α LPM fDIV4 fREF fREF fREF DFF High Speed Counter PAC2 N/4 fREF DFF PAC1 DPD DFF DFF ΨI ΦE 0 1 Mode ΦFB

Locking Process Monitor

ΦREF

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相位資訊 Rv[i]計數數位控制振盪器的輸出時脈上升緣，當重計參

考時脈(retimed reference clock, CKR) 的上升緣來臨時，送出累加的相

位資訊 Rv[k]，此時參考相位資訊 RR[k]也在每次重計參考時脈(CKR)的

上升緣來臨時累加頻率指令字元(frequency command word, FCW)。而

RR[k]與 Rv[k]的差值為相位誤差資訊，相位誤差資訊經過數位迴路濾波 器調整數位控制振盪器的輸出頻率。 為了達到非整數倍頻的輸出，[3]使用了一個時間數位轉換器(time to digital converter, TDC)，來量取參考時脈和下一個數位控制振盪器時 脈上升緣之間的時間差，時間數位轉換器可由一連串的單位延遲單元 和正反器組成，其解析度大約為一個反相器的延遲時間。但時間數位 轉換器的線性度與解析度將會受到單位延遲單元速度和匹配的限制， 需要額外的校正電路作輔助，更是增加硬體的複雜度。 [8]提出了一個使用二元相位偵測器達到非整數式頻率合成器的 方法，圖 2-6 為其 ADPLL 系統架構圖。若將時間數位轉換器類比成快 閃式類比數位轉換器(flash ADC)，其量化步階為單位延遲單元。 Σ FCW LPF DCO Σ TDC fREF fOUT=fREF×FCW CKR RR[k] RV[i] RV[k] 圖 2-5[3]提出的 ADPLL 糸統架構圖

12 則[8]所提出的相位偵測器可類比為超取樣類比數位轉換器 (over-sampling ADC)，使用超取樣以及相位最小化迴路(phase minimization loop, PML)達到增加一位元相位量化器解析度的效果。藉 由加入一條從相位偵測器輸出經過和差調變器控制除頻器除數的迴 授迴路，可將相位誤差最小化，稱這條新的迴路為相位最小化迴路 (PML)。將相位最小化迴路的頻寬設計的比整個鎖相迴路的頻寬大， 可保持參考時脈與迴授時脈相位上的對齊。換句話說，由於相位最小 化迴路的超取樣使得二元相位偵測器的解析度提高，達到非整數頻率 合成器的效果。 但此架構美中不足的地方是仍然需要一個多模數除頻器，在不同 製程下需要重新設計，不僅耗時費工也造成較大的功率消耗。因此在 下一節將提出一個不需時間數位轉換器也不需多模數除頻器，使用二 元相位偵測器的全數位式非整數頻率合成器架構。 fREF Kpd N/N+1 F fOUT=fREF×N.F PML ΣΔ KipΣ DCO 圖 2-6 [8]提出的 ADPLL 糸統架構圖

13 2.3 提出的全數位式非整數頻率合成器架構 圖 2-7 為提出的全數位式非整數頻率合成器架構，其中包含兩個 相位積分路徑，一為下路的迴授相位積分路徑，一為上路的參考相位 積分路徑。從二元相位偵測器的輸出分開為兩個迴路，迴授相位積分 路徑包含具有權重(Kip)的迴路濾波器，數位控制振盪器(DCO)以及迴授 相位積分電路。參考相位積分路徑包含具有權重(Kpd)的和差調變器以 及參考相位積分電路。藉由設定需要的整數除頻數(N)以及小數除頻 數(F)可得總除頻數(N.F)。當迴路鎖定時，ADPLL 的輸出頻率(fOUT)將會 是參考頻率(fREF)的 N.F 倍，其數學表示式為 ，其中 ，Mdsm為和差調變器的最大解析度。當電路工作 時，參考相位積分電路累加總除頻數 N.F，可視為參考相位資訊(ΦREF)， 同時迴授相位積分電路將會輸出累加輸出頻率(fOUT)上升緣的個數，可 視為輸出相位資訊(ΦDCO)。相位誤差(ΦE)為參考相位資訊(ΦREF)與輸出 相位資訊(ΦDCO)的差值，其數學表示式為 。當迴路 鎖定時，相位誤差(ΦE)為一定值，當相位誤差值(ΦE)小於 0 時，二元 相位偵測器輸出-1，當相位誤差值大於等於 0 時，二元相位偵測器輸 出 1。 以下對此迴路特性做定性的描述，當輸出頻率小於參考頻率時， 輸出相位資訊(ΦDCO)將會大於參考相位資訊(ΦREF)，此時相位誤差(ΦE) 為正值，二元相位偵測器量化其相位誤差輸出 1，迴授相位積分路徑 上的迴路濾波器累加+Kip，向上調整輸出頻率，另一方面，參考相位 積分路徑上的和差調變器(ΣΔ)輸入小數除頻數(F)減 Kpd，此時的等效小 數除頻數(F-Kpd)小於目標小數除頻數(F)，故參考相位積分電路累加的

14 除頻值小於目標總除頻數(N.F)，反之亦然。兩負迴授路徑的拉扯終至 迴路穩定，其中參考相位積分路徑的頻寬必須設計大於整個鎖相迴路 的頻寬，如此一來參考相位積分電路上的和差調變器才有超取樣的效 果，小數除頻數(F)的資訊才不至於被二元相位偵測器濾掉。 以往的鎖相迴路的思維都是以固定的參考頻率為標準，計算輸出 頻率與參考頻率之間倍數關係的大小，調整輸出頻率以達到目標的除 頻數，但如此類似的想法，將受限於使用線性的相位偵測器，例如時 間數位轉換器，或是多模數除頻器來達成非整數除頻數的效果。但此 一架構不同於以往鎖相迴路架構的思維是，除了保留調整輸出頻率的 迴路之外加入一調整參考頻率的迴路，並且利用和差調變器平均的概 念產生小數除頻數，只需要簡單的累加器就可以達到相位比較以及非 整數除頻數的效果。 另外，基於這個架構上提出了背景式頻寬校正以及抖動量估計的 方法。在 3.4.1 與 2.4 將做詳細的介紹。 ΣΔ Σ Kpd KipΣ DCO Σ F N fREF fREF ΔC fOUT=fREF×N.F Σ Σ (KDCO[n]) -1 DCO Gain Estimator Σb(i) Σ[ΔC+Σb(i)] 1 On-Chip Jitter Measurement Jrms 圖 2-7 提出的 ADPLL 糸統架構圖

15 2.4 抖動量估計（Jitter Measurement） 時脈抖動特性為評估鎖相迴路優劣的重要指標之一，以往測試鎖 相迴路效能多半使用外部儀器量測時脈抖動，但隨著鎖相迴路輸出頻 率之提升，量測儀器成本也大大提高。因此晶片上抖動量估計的方法， 利用振盪器輸入端的頻率控制碼計算抖動雜訊，其量測頻率從原本的 輸出頻率降低為參考頻率等級，大大減輕了量測儀器的成本。 本論文所提出的 ADPLL 中，頻寬由已知的數位迴路參數(迴路濾波 器權重 Kip, 參考相位積分路徑權重 Kpd, 和差調變器最大解析度 Mdsm, 整數除頻數 N, 小數除頻數 F)以及類比迴路參數(振盪器增益 KDCO)所 決定。其中唯一會受到製程-電壓-溫度變異(PVT variation)影響的僅剩 振盪器增益(KDCO)。若我們能設法找出晶片中振盪器的物理增益(KF,phy) 並且將其物理增益(KF,phy)置換成原本所設計的振盪器增益(KF,SPEC)，如 此一來便可以在不更動其他系統參數的情況下，達到還原迴路頻寬的 效果。在完成頻寬校正後，利用振盪器前的頻率控制碼(frequency control word, FCW)估計抖動量( )並與此時量測到的抖動量(Jrms)做 比對，若兩張抖動分佈圖相同，可驗證頻寬校正的準確度。 其抖動量估計示意圖如圖 2-8 所示。完成背景式頻寬校正後，使 用示波器量測振盪器輸出時脈可得一抖動分佈圖(Jrms)。此時可利用振 盪器前的頻率控制碼(FCW)經過運算得到一估計抖動量( )的分佈 圖。若能保證頻率控制碼經過晶片內校正後的振盪器增益，再經過示 波器的這條路徑，與頻率控制碼(FCW)經過已知振盪器增益(KF,SPEC)頻 率平移積分後，再經過提出的抖動估計方法。若這兩條路徑相同，便 能藉由比較兩張抖動分佈圖達到驗證頻寬校正準確度的功能。

16 而這兩條抖動估計路徑相同的前提有二，一為晶片內校正後的振 盪器增益必須等於已知的振盪器增益(KF,SPEC)，二為提出的抖動估計方 法必須等效於示波器量測抖動的方法。首先我們先假設晶片內校正後 的振盪器增益等於已知的振盪器增益(KF,SPEC)，討論提出的抖動量估計 方法。由於晶片內振盪器的自身雜訊為未知數，因此要保證所提出之 晶片上自我抖動量估計之方法的正確性，還存在一前提：鎖相迴路頻 寬內雜訊必須由參考雜訊決定，如圖 2-9 所示，否則估計之抖動量將 失去參考價值。 圖 2-8 抖動量估計示意圖 圖 2-9 晶片上自我抖動量估計方法使用條件

17 圖 2-10 為提出的抖動量估計方法。要計算出抖動量，找出每個時 脈的週期為不可或缺的資訊。如圖 2-10(a)所示，假設在一頻率為 f， 週期為 T(T=1/f)的理想時脈中取八個點，表示每一個取樣點之間的時 間間隔為 T/8。由於相位為頻率的積分，故其相位資訊將會以 2π/8 等 差遞增。將此相位資訊除以 2π 的餘數再對 2π 做正規化，可得圖 2-10(a) 下的三角波形。觀察圖 2-10(a)的上下圖可發現，當一個週期結束時， 相位除以 2π 的餘數恰好出現斜率極性的轉變，換句話說，當原本遞 增的相位資訊轉為遞減時，此時的時間點可視為一個週期的結束。同 理，圖 2-10(b)為一個具有相位雜訊的時脈，藉由量測相位除以 2π 的 餘數出現斜率極性轉變的時間，可視為該週期的時間長度。取足夠大 的 N 個週期做平均，將其 N 次週期的期望值作為理想的時脈週期( )， 每一次時脈週期( )與理想週期( )的差，定義為週期抖動(period jitter, )，其數學表示式為 (式 2-1) 其中 將其週期抖動做累加並對理想週期做正規化可統計其抖動分佈 ( )，單位為 UI(unit interval)，其數學表示式為 (式 2-2) 計算抖動分佈的期望值作為估計的方均根抖動( )，其數學表示 式為 (式 2-3)

18 由於相位雜訊在頻域上的積分值為方均根抖動值，在模擬時，使 用第 3 章中推導的轉移函式繪出相位雜訊並對頻率積分，作為實際的 方均根抖動(Jrms)。另外，提取頻率控制碼經過與迴路內相同的振盪器， 使用本論文提出的抖動量估計方法，對輸出時脈取樣以估計方均根抖 動量( )，抖動量估計模擬方法如圖 2-11 所示。比較由上述兩方法 求得的抖動量是否相同，便可驗證。 T T T T (a) T1 T2 T3 T1 T2 T3 T (b) 圖 2-10 提出的抖動量估計方法(a)理想時脈(b)具有雜訊的時脈 圖 2-11 抖動量估計模擬方法

19 圖 2-12 為使用 Matlab 模擬的抖動分佈圖，模擬參數:參考頻率 fREF=156MHz，輸出頻率 fDCO=10GHz，頻率控制碼輸出取樣頻率 fDUMP=156MHz，鎖相迴路閉迴路頻寬設計為 1MHz(遠小於 fDUMP)，此 時使用相位雜訊轉移函式積分得到的理想方均根抖動(Jrms)為 2.0915ps，值得注意的是若控制碼輸出取樣頻率 fDUMP不滿足遠大於迴 路頻寬的限制，則會有混疊產生使得估計量( )略大於理想值(Jrms)， 舉例來說，若迴路頻寬為 1MHz，控制碼輸出取樣頻率 fDUMP=7.8MHz， 得到之估計方均根抖動( )為 2.9888ps，此估計值不具參考價值。 圖 2-12 抖動量估計 Matlab 模擬結果

20

第

3章 一個全數位式非整數背景式校正頻率合

成器

3.1 動態分析 圖 3-1 為完整的鎖相迴路系統架構圖。當每一次參考時脈上升緣 來臨時，相位積分電路 PAC1 理想上累加一個總除數(N.F)。PAC1 將總 除數加上上一時間儲存在累加器中的值，其輸出可視為參考相位資訊

量( )。同時，數位振盪器(DCO)後的高速計數器(high speed counter)

在每一次輸出時脈上升緣來臨時，累加 1 於上一時間儲存在累加器中 的值，其輸出可視為迴授相位資訊量( )。在參考時脈上升緣來臨 時，將此兩相位資訊量相減量化後的值，再次送入迴路進入下一個階 段。 N fREF DFF PAC1 ΦREF fREF ΣΔ ΦE Kip fREF DFF fREF DFF DCO fREF DFF High Speed Counter PAC2 ΦFB Kpd F + -Ψ fOUT=fREFxN.F Loop Filter 圖 3-1 系統架構圖

21 在傳統非整數鎖相迴路概念中，由於輸出頻率與參考頻率成非整 數的倍數關係，故輸出相位也不會是整數的遞增。換句話說，輸出相 位應為非整數遞增。但一個簡單的高速計數器僅能計數整數數字，當 參考頻率上升緣來臨時，沒有辦法檢測出小數部分，圖 3-2 為總除數 為 的例子。因此輸出相位的小數部分必須累積到整數數字才能被偵 測出。 理論上，參考相位積分電路 PAC1 每一次參考週期將會累加一次 帶有小數的除數，但迴授相位積分電路 PAC2 無法在每一次參考週期 偵測到非整數相位中的小數部分。輸出相位的小數部分必須累積至整 數，迴授相位積分電路 PAC2 才能夠輸出整數的相位資訊。但此無法 即時偵測到的小數相位量化誤差將會嚴重的影響到非整數鎖相迴路 的抖動輸出效能。為了解決這個問題，建立一條具有權重(Kpd)與和差 調變器的負迴授路徑連接到參考相位積分電路 PAC1。 和差調變器在每個參考週期將輸出不同的整數並與迴路中的殘 值做累加。雖然和差調變器為一連串的整數，但從長時間的平均來看 將成為一小數數字，定義為 F/Mdsm，其中 Mdsm為和差調變器的最大 解析度。

DCO clock edges

REF clock edges

FB clock edges

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

0 21/4 42/4 63/4 9 111/4 132/4 153/4 18

0 2 4 6 9 11 13 15 18

22 換句話說，雖然每個參考週期參考相位積分電路 PAC1 累加的除數為 整數，但和差調變器將會調整輸出使得長時間的平均值收斂至目標非 整數除數( )。 除此之外，由於加入了一條從二元相位偵測器的輸出到和差調變 器輸入的負迴授路徑，使得和差調變器溢位輸出的時間與迴授相位積 分電路 PAC2 小數累積成整數的時間點對齊。表示若參考相位積分電 路 PAC1 的負迴授路徑收集足夠的時間資訊，則參考相位積分電路 PAC1 與迴授相位積分電路 PAC2 將會完全同步。因此，當高速計數器 累加的非整數的輸出相位資訊尚未累積成整數時，迴授相位積分電路 PAC2 只能偵測到迴授相位的整數部分；同時，和差調變器的輸出送 出 0，所以參考相位積分電路 PAC1 僅累加了總除數的整數部分。反 之，當高速計數器累加的非整數的輸出相位資訊累積成整數時，迴授 相位積分電路 PAC2 能偵測到此時的迴授相位；同時，和差調變器的 輸出送出 1，所以參考相位積分電路 PAC1 累加了總除數的整數部分 與溢位的整數數字。 這個機制的優點是因為參考相位積分電路 PAC1 與迴授相位積分 電路 PAC2 同步溢位，相位量化誤差將會被消去。同時，鎖相迴路因 為相位誤差偵測更加準確，使得所需的鎖定時間縮短。因此，此全數 位式非整數鎖相迴路，僅使用簡單的整數累加器和二元相位偵測器達 到非整數除頻數的效果，並且不需要時間數位轉換器(TDC)、多模數 除頻器或是複雜的數學演算法。 如第 2 章所敘述，本論文提出了一個全數位式非整數頻率合成器 架構，僅需二元相位偵測器與整數累加器，如圖 3-1 所示，化簡了 2.2.2

23 需要和差調變器控制的多模數除法器的架構。當參考相位( )大於 等於迴授相位( )，也就是相位誤差( )大於等於 0 時，二元相位偵 測器的輸出為 1。反之，當參考相位( )小於迴授相位( )，也就 是相位誤差( )小於 0 時，二元相位偵測器的輸出為-1。定義變數 Ψ 為迴路濾波器的輸出，也就是數位控制振盪器的輸入頻率控制碼。 傳統類比線性的鎖相迴路使用拉式轉換(Laplace transform)做分析。 然而，由於迴路中使用非線性的二元相位偵測器，故無法在線性的連 續時間上做分析。在此簡稱使用二元相位偵測器(Bang-bang phase detector)的鎖相迴路為 BBPLL(bang-bang PLL)。BBPLL 的鎖定情形不同 於一般線性鎖相迴路的想法，一般線性鎖相迴路在鎖定時，頻率相位 偵測器的輸出與迴路濾波器的輸出電壓，會漸進的收斂至一固定值， 其分佈僅受溫度雜訊(thermal noise)影響。為了在分析轉移函式之前 先對 BBPLL 在時域行為上有粗略的概念，利用 Matlab 的 Simulink 建 立系統模型，對 BBPLL 進行動態分析，圖 3-3 為模擬結果。圖 3-3(a) 為輸出頻率對模擬時間作圖，可清楚的觀察到當鎖定時輸出頻率在一 固定範圍內抖動。圖 3-3(b)為輸出相位對模擬時間作圖。圖 3-3(c)為 相位平面的模擬，橫軸為二元相位偵測器尚未經過量化前的相位誤差 ( )，縱軸為迴路濾波器的輸出(Ψ)。因為迴路濾波器的輸出(Ψ)直接 的控制數位振盪器的輸出頻率，所以此點可視為頻率追蹤的行為。當 迴路穩定時，圖 3-3(c)會向內收斂至相位誤差( )等於 0 並且行週期 性的軌道運動。

24 (a) O u tp u t F re q u e n c y ( G H z ) Simulation Time (μs) (b) P h a s e E rr o r, ΦE ( ra d ) Simulation Time (μs) (c)

Phase Error, ΦE (rad)

L o o p F il te r O u tp u t, Ψ 圖 3-3 動態分析模結果(a)輸出頻率對模擬時間 (b)相位誤差對模擬時間(c)輸出頻率對相位誤差

25 3.2 線性模型 雖然使用離散時間非線性模型可以很直觀的觀察到系統在時域 上的表現，但無法對於實際上內部與外部雜訊源對輸出雜訊的貢獻作 更完整的分析。在本節將使用連續時間的線性模型對系統作近似，推 導系統的轉移函式以估計迴路的輸出效能。

3.2.1 二元相位偵測器(Bang-Bang Phase Detector, BBPD)線性模型 圖 3-1 為系統架構圖，由於使用非線性的二元相位偵測器，使得 整個系統難以在連續時間上建立線性化的模型。但當相位誤差很小時， 二元相位偵測器可用一個具有增益 的線性模型[9]作近似，如圖 3-4 所示。其中 為參考時脈上升緣時間( )與迴授時脈上 升緣時間( )的差值。無疑的，當迴路鎖定時二元相位偵測器輸出的 期望值 將收斂至 0。假設因為某些原因 往正方向偏移平衡 點一個微小的量 η，此時 的期望值也會為一微小正數。根據這個 機制，相位偵測器的增益( )可定義為在鎖定情況下， 因為

一個具有機率密度函數分佈函數(probability density function, pdf)的極

小的偏移量而改變的反應速度，如(式 3-1)所示 (式 3-1) BPD fREF fFB ΦEBB td tr -+ Kbpd ΦEL Δt 圖 3-4 二元相位偵測器線性模型

26 根據這個定義， 可近似為(式 3-2) (式 3-2) 其中 表示 的機率密度函數分佈函數 當迴路鎖定時，迴路濾波器的輸出( )將會動態的對一圓心作軌道 運動，因此可以假設(式 3-3) (式 3-3) 其中 表示迴路濾波器的輸出 此時參考時脈抖動和振盪器時脈抖動的非線性對應，表示為(式 3-4) (式 3-4) 其中 表示參考時脈上的時間抖動 假設 且令 在不考慮參考時脈抖動與振盪器時脈抖動的情 況下為 ， 可表示為(式 3-5)離散狀態： (式 3-5) 定義(式 3-6)表示狀態 n 出現的機率為 (式 3-6) 則 的機率密度函數分布函數 ，可由 的機率密度函數分佈函數乘 上目前狀態出現的機率累加求得，如(式 3-7)所示： (式 3-7) 一般而言， 可視為變異數為 的高斯分布(Gaussian process) ，如(式 3-8)所示

27 (式 3-8) 其中 為參考時脈抖動的變異數 爲了求得 ，使用統計法取得 。假定已知目前在狀態 n，下一狀態 可能走向狀態(n+1)或狀態(n-1)，定義(式 3-9)表示從已知狀態 m 轉 移到狀態 n 的條件機率 (式 3-9) 假設 遠小於迴路的量化間距 ，故狀態 n 轉移到狀態 的機率可忽略。因此系統的狀態圖可化簡為三個狀態鏈，如， 並以(式 3-10)描述之 (式 3-10) 若 對零對稱則 且 ，因此迴路存在兩 個可能的情況，會維持原本的狀態或是轉換到下一個狀態。例如，。 然而，在此例中下一時間不可能維持狀態 1。因此，根據(式 3-4)且假 設 ，可得(式 3-11)

0

1

-1

P

-1,0

P

0,1

P

1,0

P

0,-1 圖 3-5 二元相位偵測器的狀態鍊近似

28 (式 3-11) 為了取得狀態機率與轉移機機率的關係， 可表示為(式 3-12) (式 3-12) 由於已描述所有狀態可能發生的事件並且互為互斥事件(disjoint)，因 此應滿足歸一條件(normalization equation) (式 3-13) 由(式 3-11)，(式 3-12)與(式 3-13)可得 ，代入(式 3-7)與(式 3-8)根據(式 3-2)的定義可得二元相位偵測器等效增益如(式 3-14)所示 _{(式 3-14)} 上式的增益表示式的單位為(sec)-1。可藉由下式將單位轉換成(rad)-1 (式 3-15) 將(式 3-14)代入(式 3-15)可得 _{(式 3-16)}

3.2.2 數位迴路濾波器(Digital Loop Filter, DLF)線性模型

圖 3-6 表示數位濾波器的離散時間模型與相應的連續時間近似模

型。在線性的相位誤差資訊( )送入數位迴路濾波器之前，這個連

續時間的訊號( )會先被參考時脈取樣，表示成連續離散轉換(C/D)

29 (aliasing)效應，則此取樣過程可被乘上一增益( )取代。在離散時間 無限脈衝響應濾波器(IIR filter)中，一個單位延遲表示成 ，其中 。在圖 3-6 中，數位訊號重組成類比訊號的過程 表示成離散連續轉換(D/C)單元。明顯的，數位訊號將會保持其值直到 下次取樣，因此數位濾波器的輸出以零階保持(zero-order-hold)重建訊 號，在頻域上可以表示成 sinc 函數。最後數位濾波器在連續時間近似 的頻率響應可表示成(式 3-17) (式 3-17) 其中 3.2.3 參考相位積分路徑線性模型 同理，在線性的相位誤差資訊( )送入參考相位積分路徑之前， 這個連續時間的訊號( )會先被參考時脈取樣，表示成連續離散轉 換(C/D)單元。假設此類比訊號是在頻譜上是有界(band-limited)的且忽 略混疊(aliasing)效應，則此取樣過程可被乘上一增益( )取代。在離 (a) ΦEL Kip fREF DFF _f REF DFF CDCO C/D fREF D/C fREF (b) ΦEL Kip CDCO fREF e-j2πf/fREF 1-e-j2πf/fREF sin(πf/fREF) πf 圖 3-6 (a)迴路濾波器離散時間模型 (b)迴路濾波器連續時間近似模型

30 散時間無限脈衝響應濾波器(IIR filter)中，一個單位延遲表示成 ， 其中 。在圖 3-7 中，數位訊號重組成類比訊號的 過程表示成離散連續轉換(D/C)單元。明顯的，數位訊號將會保持其值 直到下次取樣，因此數位濾波器的輸出以零階保持(zero-order-hold) 重建訊號，在頻域上可以表示成 sinc 函數。和差調變器以一個分母為 最大解析度 表示平均的概念，最後參考相位積分路徑在連續時 間近似的頻率響應可表示成(式 3-18) (式 3-18) 其中 3.2.4 完整鎖相迴路線性模型 圖 3-8 表示鎖相迴路的完整模型，其中 DCO 以一個具有積分功能

帶有 2πKDCO增益的模型表示，並且輸出相位 φOUT和參考相位 φREF具

有倍數關係(xN.F)，其中 。迴路轉移函式與相位雜訊 (a) ΦEL Kpd -fREF DFF C/D fREF D/C fREF ΣΔ (b) ΦEL Kpd -fREF e-j2πf/fREF 1-e-j2πf/fREF sin(πf/fREF) πf 1 Mdsm 圖 3-7 (a)參考相位積分路徑離散時間模型 (b)參考相位積分路徑連續時間近似模型

31 接下來會做更詳細的分析。 3.3 產生的相位雜訊(Phase Noise) 一般而言，鎖相迴路主要的雜訊來源來自於輸入參考雜訊以及內 部振盪器的自然雜訊(nature noise)。然而，因為使用了二元相位偵測 器以及和差調變器，故其量化行為造成的雜訊也必須被考慮。 圖 3-9 再次說明提出的全數位式鎖相迴路線性模型包含內部與外 部雜訊源。實際上 為輸入參考時脈的相位雜訊； 為由於 二元相位偵測器量化行為產生的輸入參考雜訊； 為和差調變器 的量化雜訊； 振盪器自身的相位雜訊。 為了計算鎖相迴路的輸出總雜訊大小，必須知道每個雜訊源的功 率頻譜密度(power spectral density, PSD)。

Φ Kip K p d -ΦREF sin(πf/fREF) πf e-j2πf/fREF 1-e-j2πf/fREF e-j2πf/fREF 1-e-j2πf/fREF sin(πf/fREF) πf 1 Mdsm 2πKDCO s CDCO KBPD,ϕ Mdsm F N+ ΦEL ΦOUT -fREF 圖 3-8 迴路連續時間近似模型 Φn,REF -KBPD,ϕ C/D fREF D/C fREF z-1 1 - z-1 Φn,DSM -1 Mdsm K p d Φn,BPD Kipz-1 1 - z-1 D/C fREF 2πKDCO s Φn,DCO Φn,OUT Mdsm F N+ 圖 3-9 包含內部與外部雜訊源的鎖相迴路線性模型

32 3.3.1 參考時脈雜訊模型 實際上鎖相迴路的參考時脈是由訊號產生器(signal generator)產 生，所以參考時脈的相位雜訊功率頻譜密度可根據訊號產生器應用手 冊中的的規格描述[10]來估計。參考時脈的相位雜訊可表示為(式 3-19) (式 3-19) 3.3.2 二元相位偵測器(BBPD)雜訊模型 在線性分析中，二元相位偵測器以一個具有增益 的線性區 塊表示。為了模擬二元相位偵測器量化雜訊的影響，引入輸入參考抖 動，定義為(式 3-20) (式 3-20) 為了推導總輸出相位雜訊， 的近似功率頻譜密度是必要的。 一般而言，若輸入時脈的抖動小於鎖相迴路的量化步階 ， 則使用二元相位偵測器的鎖相迴路行為可視為一階和差調變器，具有 一位元量化器其量化步階為 。因此， 可近似為一個

具有均勻分布(uniform distribution)的白雜訊(white process)其變異數

為 。然而，若參考時脈的抖動增加，和差調變器

迴路將會溢位且輸出將會反轉[11]。因此 的變異數將會增加。

為了取得當輸入抖動很大時 變異數，[11]使用模擬結果提出方

法。模擬結果顯示二元相位偵測器產生的抖動，大約是輸入抖動的 3/4 標準差。根據上述的討論，二元相位偵測器的功率頻譜雜訊密度

33 可定義為(式 3-21)[11] (式 3-21) 3.3.3 數位控制振盪器(DCO)雜訊模型 圖 3-10 為 DCO 數位控制示意圖。頻率控制碼(FTW)前 MSB 個位元 輸入電流式類比數位轉換器(CDAC)將數位碼轉換成類比電流，後 LSB 個位元輸入和差調變器(ΣΔ)使用與電流式類比數位轉換器相同的最小 電流作為量化步階，產生高速擾動(dithering)的電流得到內插的效果， 獲得更高的頻率解析度。由於數位的位元數為一有限值，對應到類比 連續的訊號中，勢必會產生一量化誤差，將此量化誤差稱為量化雜訊 (quantization noise)。因此，只要是使用任何形式的類比數位轉換器都 會有量化雜訊的產生。另一方面，雖然使用和差調變器可增加頻率解 析度，但其雜訊整形(noise shaping)特性會額外引入擾動雜訊(dithering noise)，其大小和頻寬與擾動頻率及和差調變器階數有關，在後面段 落將會詳細分析。由於本論文使用的是環形振盪器(Ring oscillator)架 構，其對於高頻雜訊的壓抑能力較不如 LC 共振腔振盪器(LC-tank oscillator)，加上和差調變器因雜訊整形特性將低頻雜訊推至高頻，以 及電流式類比數位轉換器中的開關雜訊，故在數位振盪器前加入類比 濾波器增進雜訊效能。 Frequency Tuning Word (FTW) ΣΔ CDAC _DCO Output Frequency Analog Filter FAF(s) MSB n LSB m n+m 圖 3-10DCO 數位控制示意圖

34 由於有限的振盪器頻率解析度，故量化誤差將會在輸出射頻訊號 中產生雜訊。為了分析量化行為對振盪器相位雜訊的影響，使用量化 雜訊的模型如圖 3-11 所示[12]。其量化的機制可被表示成一個無限精 細度的可調訊號 ，並為均勻分佈的隨機變數具有白雜訊頻譜特性。 因此，和差調變器的雜訊( )包含有限頻率解析度的量化雜訊 ( )以及因和差調變器雜訊整形造成的擾動雜訊 ( ) ，其數學表示式為 (式 3-22) 其中量化雜訊為(式 3-23)[12] (式 3-23) 在(式 3-23)中， 表示理想上振盪器輸入變動一個最小控制碼 時輸出頻率的平均改變量， _{， 為振盪器的輸出} 可調頻率範圍，n 為電流式類比數位轉換器的量化位階數，m 為和差 調變器最大解析度。 為偏移中心頻率的偏移量。圖 3-12 為不同頻 率解析度對量化雜訊的影響，可觀察到當頻率解析度越高時，量化雜 DCO Quant. FTW KDCO FAF(s) 2π s Δf0 Φ0 DCO FAF(s) 2π s Δfn,0 Δf0 FTW Φ0 KDCO 圖 3-11 振盪器量化雜訊模型

35 訊的準位越低。 其中擾動雜訊為(式 3-24)[12] (式 3-24) 在(式 3-24)中， 表示實際上振盪器輸入變動一個最小控制碼 時輸出頻率的改變量，此時 ， 為振盪器的輸出可調 頻率範圍，n 為電流式類比數位轉換器的量化位階數。值得注意的是 此時的頻率解析度並未包含和差調變器的解析度，是因為和差調變器 的溢位輸出對頻率的即刻的調動量與電流式類比數位轉換器最小刻 度相同，故和差調變器的溢位輸出 1，實際上調動的頻率量為 ，僅是在時間平均上能得到小數頻率值的效果，故數 位類比轉換器的解析度仍有最低限制，不可完全依靠和差調變器內插。 k 為和差調變器的階數，若使用 MASH I-I 架構則 k=2，若使用 MASH I-I-I

架構則 k=3。圖 3-13 為不同超取樣頻率( )對擾動雜訊的影響，可

36 觀察到當超取樣頻率越快時，量化雜訊的準位越低。 和差調變器在頻率上的雜訊經過類比濾波器 後，再經過 2π/s 的積分轉到相位域。因此，和差調變器的頻率上的雜訊( ) 對輸出相位雜訊的影響可表示為(式 3-25) (式 3-25) 為了得到較好的輸出雜訊表現，和差調變器的量化雜訊與擾動雜 訊在經過類比濾波器之後的準位，必須設計在振盪器的自身雜訊以下。 因此接下來討論振盪器的自身雜訊以及類比濾波器之轉移函式。由於 本論文使用一差動 MOS 四級環形振盪器，根據[13]提出的差動 MOS 環形振盪器相位雜訊做推導。一個 N 級環形振盪器的自身雜訊可表為 (式 3-26) (式 3-26) 其中 為傳播常數(propagation constant)， 為環形振盪器的級數， 圖 3-13 不同超取樣頻率對擾動雜訊的影響

37 _{為波茲曼常數(Boltzmann constant)， 為絕對溫度，} 為環形振盪器的總功率消耗， 為供應電壓， ， 為負載電阻， 為每一級的供應電流， 為振盪頻率。代入本論 文振盪器的模擬參數，可得振盪器的自身相位雜訊如圖 3-14 所示， 在 1MHz 處大約是-82dBc/Hz。 為了減少量化雜訊以及擾動雜訊對輸出的影響，類比濾波器的頻 寬須考慮(式 3-23)與(式 3-24)設計，使得和差調變器造成的輸出相位 雜訊貢獻低於振盪器的自身雜訊。本論文使用 10 位元的二階和差調 變器，超取樣頻率為輸出頻率的 1/16，尚未加入類比濾波器之前，和 差調變器產生的相位雜訊如圖 3-15 所示，包含量化雜訊及擾動雜訊。 根據圖 3-15，可觀察到在大約 5MHz 處量化雜訊與擾動雜訊有一交叉 點。二階的類比濾波器才能抵銷二階和差調變器的高頻雜訊，故設計 一二階的類比濾波器其頻寬位在 5MHz。 圖 3-14 振盪器的自身相位雜訊

38 一個二階的濾波器轉移函式如(式 3-27)所示 (式 3-27) 若設計兩個極點在同一位置 ，(式 3-27)可改寫成(式 3-28) (式 3-28) 其-3dB 頻寬發生在 時，可得頻寬( )與極 點( )之間的關係式，如(式 3-29)所示 (式 3-29) 由(式 3-29)可得，若-3dB 頻寬設計在 5MHz，則類比濾波器的兩個極 點都設計在 7.77MHz 處。 圖 3-16 為包含類比濾波器之數位控制振盪器的相位雜訊。由於經 過類比濾波器之後的和差調變器相位雜訊準位均遠低於振盪器自身 圖 3-15 和差調變器產生的相位雜訊

39 相位雜訊，故數位控制振盪器之相位雜訊對輸出相位雜訊之貢獻，僅 考慮振盪器自身雜訊即可。 3.3.4 和差調變器(Delta-Sigma Modulator, ΣΔ)雜訊模型 參考相位積分路徑上亦有一和差調變器，與振盪器前的和差調變 器不同的是其取樣頻率為參考頻率，並且僅需考慮擾動雜訊，因為在 參考相位積分路徑上，和差調變器並沒有將數位訊號轉換成類比訊號 的功能。同(式 3-24)，參考路徑上和差調變器對相位影響的擾動雜訊， 可表為(式 3-30)[12] (式 3-30) 其中 k 為和差調變器之階數， 為偏移中心載波(carrier)的頻率， 為和差調變器操作速度即為參考頻率， 為和差 調變器輸出 1LSB 調動的頻率值亦為參考頻率。當偏移頻率( )越大 圖 3-16 數位控制振盪器的相位雜訊

40 時和差調變器的量化雜訊越大，由於和差調變器使用 MASH-II 架構， 其擾動雜訊為+40dBc/Hz 上升，對參考相位的影響需再經過一次積分， 成為+20dBc/Hz 上升，如圖 3-17 所示。 3.3.5 輸出相位雜訊功率頻譜密度(PSD) 圖 3-18 統整上面幾節說明的相位雜訊源，重繪一次圖 3-9。考慮 參考時脈雜訊( )、二元相位偵測器量化雜訊( )、振盪器自 身雜訊( )、和差調變器擾動雜訊( )，四個雜訊源對輸出相 位雜訊( )的貢獻。 圖 3-17 參考相位積分路徑上和差調變器的相位雜訊 +20 dBc/Hz -120 dBc Φn,REF -KBPD,ϕ ( )∙Kpd Mdsm Kip∙ 2πKDCO s Φn,DCO Φn,OUT -fref s fref s Mdsm F N+ Φn,DSM -20 dBc/Hz 圖 3-18 包含內部與外部雜訊源的鎖相迴路線性模型

41 假設各雜訊源之間彼此獨立，根據重疊定理輸出相位雜訊即為各 雜訊源乘上相對應的輸出轉移函式的總和，如(式 3-31)所示。 (式 3-31) 其中 如 3.3.1 中(式 3-19)所敘述之參考時脈雜訊模型； 如 3.3.2 中(式 3-21)(式 3-19)所敘述之二元相位偵測器雜訊 模型； 如 3.3.3 中(式 3-26)所敘述之振盪器自身雜訊模型； 如 3.3.4 中(式 3-30)所敘述之和差調變器雜訊模型； 為從參考時脈雜訊源( )到鎖相迴路輸出( )的 相位轉移函式； 為從二元相位偵測器雜訊源( )到 鎖相迴路輸出( )的相位轉移函式； 為從振盪器雜訊 源( )到鎖相迴路輸出( )的相位轉移函式； 為從 和差調變器雜訊源( )到鎖相迴路輸出( )的相位轉移函式。 由於各雜訊源之間彼此獨立，根據重疊定理，推導其一雜訊源至輸出 之轉移函式時，可令其他雜訊源為零。依據圖 3-18 之線性模型，令 迴授相位積分路徑之數學模型為 ，參考相位積分路徑之數學模 型為 ，如(式 3-32)所示 (式 3-32) 可得二元相位偵測器雜訊源( )至輸出相位( )的轉移函式

42 ( )，如(式 3-33)所示，令 為 (式 3-33) 其他雜訊源至輸出相位的轉移函式，可表為 之關係式 (式 3-34) 圖 3-19 為對各雜訊源對輸出相位貢獻的轉移函式作圖。由於 為一個二階低通函數，故二元相位偵測器雜訊( )到輸出為一增益 為 1 的低通函數；參考時脈雜訊( )到輸出為一具有 N.F 倍增益的 低通函數；振盪器雜訊( )到輸出為一增益為 1 的高通函數；和差 調變器雜訊( )到輸出為一低通函數在乘上一次積分。 使用(式 3-31)可繪出總輸出相位雜訊，如圖 3-20 所示，以本論文的參 HDCO,OUT(Δf) HREF,OUT(Δf) HBPD,OUT(Δf) HDSM,OUT(Δf) 圖 3-19 各雜訊源對輸出相位貢獻的轉移函式

43 數設計為例，可觀察出輸出相位雜訊( )與振盪器自身雜訊( ) 幾乎相同，故可知輸出相位雜訊( )被振盪器自身雜訊( )所決 定(dominate)。 3.4 背景式校正振盪器增益的方法 在一個全數位式的鎖相迴路中，頻寬由已知的數位迴路參數(迴路 濾波器權重 、參考相位積分路徑權重 、和差調變器最大解析度 、整數頻率控制碼 N、小數頻率控制碼 F)以及類比迴路參數(數 位控制振盪器增益 )所決定，其中僅剩數位控制振盪器增益( ) 為會受到製程物理環境與元件不匹配誤差影響的變數。故背景式校正 振盪器增益的方法，能免除製程物理環境和元件匹配誤差造成振盪器 增益的不理想效應，並能在不更動其他系統參數的情況下，針對振盪 器增益進行自我追蹤與校正，達到迴路頻寬穩定之功能。所以發展一 種背景式校正振盪器增益的方法是有必要的。 Total Sφn,REF∙|HREF,OUT(Δf)|2 Sφn,BPD∙|HBPD,OUT(Δf)|2 Sφn,DCO∙|HDCO,OUT(Δf)|2 Sφn,DSM∙|HDSM,OUT(Δf)|2 圖 3-20 總輸出相位雜訊

44 3.4.1 振盪器增益自我追蹤 其振盪器增益自我追蹤的機制，如圖 3-21 所示。在數位控制振盪 器前注入一緩慢變化的數位碼(ΔC)，其變化速度必須在整個鎖相迴路 的頻寬內，因此由於鎖相迴路相位追蹤的天性，迴路濾波器的輸出勢 必會產生一與注入訊號(ΔC)相反的數位碼，以抵消輸出頻率( )的相 位誤差。無疑的，相位量化器的輸出也將因注入訊號(ΔC)而有所變化。 基於此架構具有兩個相位積分路徑的特性，藉由觀察兩相位積分路徑 對於注入訊號(ΔC)的相位追蹤資訊，達到振盪器增益自我追蹤的功 能。 參考相位積分路徑輸出的多餘相位資訊( )可表為(式 3-35)， 其中 為相位量化器的輸出即參考相位積分路徑的輸入端。 為 和差調變器的最大解析度，經過和差調變器的信號以除以最大解析度 ( )表示平均的概念。由於參考相位積分路徑最後經過一個累加器， 將這次的相位資訊與上一時間儲存的相位資訊相加，以參考時脈的上 KipΣ fREF

High Speed Counter 1 DCO Loop Filter ΣΔ F N Σ Kpd fREF fOUT=fREF×N.F -Σ ΔC Σ b(i) (KDCO[n])-1 DCO Gain Estimator Σb(i) Σ[ΔC+Σb(i)] ΦREF ΦDCO -圖 3-21 振盪器增益自我追蹤的機制

45 升緣作為觸發訊號，故經過累加器的信號以乘以參考頻率( )表示 每一次參考週期積分的概念，亦可視為將參考頻率資訊( )積分成參考相位資訊( )。 (式 3-35) 迴授相位積分路徑輸出的多餘相位資訊( )可表為(式 3-36)， 其中 b(i)為相位量化器的輸出即參考相位積分路徑的輸入端。 為迴 路濾波器的權重。 為迴路濾波器後加法器的輸出。 為振盪器的增益，單位為 Hz/LSB，數位控制訊號經過數位控制 振盪器後轉成頻率( )輸出，以增益 表示。輸出時脈訊號經過 高速計數器積分成迴授相位資訊( )。 (式 3-36) 將等式建立在相位量化器的前後可表為(式 3-37)，物理意義為多餘參 考相位資訊( )與多餘迴授相位資訊的差值( )量化後為相 位量化器的輸出( )。 (式 3-37) 將(式 3-35)與(式 3-36)代入(式 3-37)得(式 3-38) (式 3-38) 鎖相迴路相位鎖定時，振盪器的輸出頻率( )為一定值，故振 盪器的輸入的數位頻率控制碼也為一定值。此數位頻率控制碼為迴路 濾波器的輸出，由於迴路濾波器可視為積分器，故可推知迴路濾波器 的輸入，也就是相位量化器的輸出( )，為一常數的微分結果。換 句話說，在相位鎖定時相位量化器的輸出(b(i))平均為零。定義相位量