為了去量測全數位式頻率合成器電路，兩個四層印刷電路板被使 用，如圖 5-2 所示，雖然把晶片經過封裝可以獲得保護避免應力和灰 塵靜電的破壞，但封裝會降低晶片的特性特別是在射頻的應用。因此 晶片直接經過 Bond Wire 和 AC 印刷電路板做連接，如圖 5-2 (a)所示，
然而 DC 印刷電路板，如圖 5-2 (b)所示，經過排針與 AC 印刷電路板 相連提供直流的供應和偏壓，分成兩個電路板的好處是方便去更換測 試的晶片而使 DC 印刷電路板上的被動元件和穩壓 IC 可以重復使用。
(a) (b)
圖 5-2(a)AC PCB 與(b)DC PCB
本晶片量測環境的設置如圖 5-3 所示，此晶片為 On PCB 的方式 測量，並採用裸晶直接 Bond Wire 連接到 PCB 的方式，以減少封裝的 負載效應。在 RF 輸出端部分，均有加上緩衝放大器，並有考量輸出 負載效應以及 Bond Wire 的電感效應。
利用個人電腦(MATLAB)控制印表機埠(printer port)輸出序列訊號 控制晶片內數位參數。利用安捷倫 E8257D 訊號產生器輸出與目標頻 率相同的時脈，輸入安立知 MP1800A，利用安立知 MP1800A 輔助輸
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(1/80) 100MHz Ref. Clock
Agilent E8257D 5.3 量測結果(Measurement Results)
5.3.1 開迴路測試
75
圖 5-4 量測粗條溫度計編碼電流數位類比轉換器之 DNL
圖 5-5 量測粗條溫度計編碼電流式數位類比轉換器之 INL 5.3.2 閉迴路測試
比較圖 2-4[7]之全數位式整數頻率合成器架構，與圖 2-7 即本論 文所提出之全數位式非整數頻率合成器架構，的迴授相位積分路徑，
可發現在迴路濾波器部分有相異之處，本論文提出之迴路濾波器僅有
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一權重(Kip)積分路徑，而[7]之迴路濾波器含有一權重(α)積分路徑與 一權重(β)直通路徑。
若令圖 2-7 本論文提出之架構中的 Kpd=0 且 F=0，此時迴授相位積 分路徑上的和差調變器輸入值為 0，故輸出值也為 0，達到打斷迴授 相位積分路徑的效果，並同時在原本只有一權重(Kip)積分路徑的迴路 濾波器加入一權重(β)直通路徑，才不至於會有穩定度的問題。此時 可視為與[7]具有相同轉移函式之鎖相迴路架構，如圖 5-6 所示。使用 圖 5-6 所示之架構，可比較整數架構與非整數架構之效能。
圖 5-6 同時達到整數與非整數之架構 5.3.2.1 整數架構測試
量測整數架構時，須令 Kpd=0 且 F=0 達到打斷迴授相位積分路徑 的效果。根據[16]穩定度之分析，此種架構須滿足(式 5-1)之條件迴路 才能穩定，其中 D 為迴路濾波器輸出至振盪器輸入路徑中之延遲時間 對參考週期(Tref)作正規化。
77
(式 5-1)
圖 5-7(a-1), (a-2)為量測之頻譜圖，其輸入參考頻率為 100MHz，
整數除數為，分數除數為，目標頻率為 8.0GHz，Kip為 20，Kpd為 0，
β為 212。圖 5-7(b)為相應之相位雜訊圖，可觀察得鎖相迴路在此時的 相位雜訊在 1MHz 處為-89.19dBc/Hz，在 10MHz 處為-97.69dBc/Hz。
迴路頻寬外的相位雜訊分佈由振盪器自身雜訊所決定。將相位雜訊從 50Hz 積分至 50MHz 所得之 RMS 抖動為 2.983ps。
(a-1)
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(a-2)
(b)
圖 5-7 量測 8.0GHz(a-1) (a-2)頻譜圖與(b)相位雜訊圖
圖 5-8 為利用安捷倫 86100C 量測整數架構之時域抖動圖，參考頻 率為 100MHz，輸出頻率為 8.0GHz，觸發頻率為 50MHz。
79
圖 5-8 量測 8. 0GHz 時域抖動圖
5.3.2.2 非整數架構測試
上節整數架構中迴路濾波器的權重(Kip)積分路徑可視為頻率資訊，
權重(β)直通路徑則是作為相位內插作用。若以抖動效能考量，[7]指 出當β固定時，Kip越小輸出抖動越小；當 Kip固定時，β則是存在一 最小輸出抖動的區間。但又由於(式 5-1)穩定度的考量，通常β會遠 大於 Kip，導致在振盪器前有一具有週期性且劇烈的跳動，在頻譜上 則會有參考頻率倍數的突波產生。
本論文提出的非整數架構，利用迴授相位積分路徑代替迴路濾波 器直通路徑的功能，在突波表現上較為優異。
圖 5-9(a-1), (a-2)為量測之頻譜圖，其輸入參考頻率為 100MHz，
整數除數為 80，分數除數為 0.8，目標頻率為 8.08GHz，Kip為 210，Kpd
80
為(0.05X217)，β為 0。圖 5-9(b)為相應之相位雜訊圖，可觀察得鎖相 迴路在此時的相位雜訊在 1MHz 處為-73.00 dBc/Hz，在 10MHz 處為 -99.32 dBc/Hz。迴路頻寬外的相位雜訊分佈由振盪器自身雜訊所決定。
將相位雜訊從 50Hz 積分至 50MHz 所得之 RMS 抖動為 13.019ps。
(a-1)
(a-2)
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(b)
圖 5-9 量測 GHz(a-1) (a-2)頻譜圖與(b)相位雜訊圖
圖 5-10 為量測不同分數值之頻譜結果。參考頻率為 100MHz，整 數除數為 79，分數除數為 0.4，Kip為 210，Kpd為 0.03 與 0.015。觀察 可得 Kpd越小其迴路頻寬越大。
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圖 5-10 量測不同分數值
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第6章 結論
本論文提出一個具有背景式校正的全數位式非整數頻率合成器。
自我追蹤與校正振盪器增益的方法，能免除製程物理環境和元件匹配 誤差造成振盪器增益的不理想效應，達到校正振盪器物理增益，與還 原最佳雜訊頻寬的效果。
另外，提出晶片上雜訊自我量測的方法，利用振盪器輸入端的頻 率控制碼(FTW)計算抖動雜訊，其量測頻率從原本的輸出頻率降低為 參考頻率等級，大大減輕了量測儀器的成本。
本論文中的晶片採用 TSMC-40nm CMOS 製程技術實現，總面積 為 1.330 x 1.195mm2。晶片量測結果，輸出頻率為 8GHz，RMS jitter 在整數及非整數架構下分別為 3.4251ps 及 13.019ps。
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