2.1.1 類比式整數頻率合成器
絕大部分高效能的類比式頻率合成器都是使用充電泵 PLL 架構[5]。
圖 2-1 為一個類比式整數頻率合成器的架構。其中包含了一個相位頻 率偵測器(PFD)、充電泵(charge pump)、迴路濾波器(loop filter)、壓控 振盪器(VCO)和除頻器(frequency divider)。相位頻率偵測器藉由偵測參 考時脈 fREF與壓控振盪器輸出頻率除以整數 N 的迴授時脈 fFB，兩者最 接近的邊緣時間差可視為相位誤差，產生上升(Up)或下降(Down)的脈 衝訊號，其脈衝寬度正比於量測到的邊緣時間差。此脈衝訊號藉由充 電泵轉換成電流對迴路濾波器充放電，在壓控振盪器前端產生控制電 壓。迴路濾波器的主要功能是壓抑每一次相位比較時，充電泵瞬間產 生的突波(glitch)。負迴授機制自動的調整壓控振盪器的控制電壓使迴 路趨於穩定的狀態，此時輸出的平均頻率與輸入參考頻率存在一確定 的整數關係。
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2.1.2 類比式非整數頻率合成器
為了提高頻率且解析度以及較高的頻譜使用率，圖 2-2 為一個類 比式非整數頻率合成器的架構[6]。與類比式整數頻率合成器不同處為，
整數除頻器置換成多模數除頻器(multi-modulus frequency divider)以 及需要一個和差調變器(Delta-Sigma Modulator, ΣΔ)利用平均的概念來 提供一個非整數的除數。
如圖 2-2 所示，和差調變器操作頻率為除頻後的迴授頻率 fFB。當 迴路鎖定時迴授頻率幾乎為參考頻率 fREF，因此除數的變動頻率通常 接近於參考頻率，並且參考頻率通常設計為迴路頻寬的十倍以上。故 當除數在兩整數值間變動時，輸出頻率不會即時反應到相對應的頻率 值，因此輸出頻率會在除數期望值所對應的頻率上。同時和差調變器 具備有雜訊整形的能力，能將訊號頻寬內的雜訊整形到較高的頻域，
進而提高訊號雜訊比。
PFD
1/N fREF
fFB
fOUT=fREF×N Up VCO
Down
Charge Pump
Frequency Divider Loop Filter
圖 2-1 類比式整數頻率合成器架構
7 及更多功能的 SoC (System-on-Chip)整合晶片的需求越來越高。進入深 次微米 CMOS 製程後，低工作電壓以及高積體密度的好處將不利於傳 統射頻以及類比電路的設計。例如利用先進製程實現充電泵 PLL 將面 臨電容漏電流、電流不匹配，低供應電壓使得動態範圍受限等問題，
導致雜訊層(noise floor)升高，寄生基調(spurious tone)的產生。此外，
高積體密度導致更多數位切換雜訊透過電源供應網路和低阻抗的基
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板(substrate)，耦合到需要高精準度的類比部分，導致類比電路的訊 雜比降低，並且這個問題會隨著供應電壓的下降而愈來愈嚴重。
另一方面，利用數位輔助實現的頻率合成器能充分利用數位設計 的好處。由於數位電路是大訊號的操作，相較於類比電路的小訊號操 作，較不易受到製程-電壓-溫度(PVT)變異以及基板雜訊影響造成偏壓 點和其他電路特性的變異。相較於傳統使用被動元件組成的迴路濾波 器，數位化的迴路濾波器的設計將更加具有彈性及準確性。由於數位 電路使用標準單元設計流程(Cell-based design kit)不同於類比電路使 用全客戶式設計流程(Full-custom design kit)，數位電路在不同製程中 轉換較為快速。因此，近年來提出了許多使用數位集成或是數位輔助 的方法實現頻率合成器的研究[2]-[4]。在下一節將簡介全數位式整數 頻率合成器以及全數位式非整數的頻率合成器的架構。