第1章 簡介
1.1 相關背景與動機
頻率合成器(frequency synthesizer)在現今的通訊系統中，無論是 無線接收機、行動電話和衛星接收機等，都扮演著極為重要的角色。
其主要的工作目的是產生一與參考訊號具有已知的頻率和相位關係 的週期訊號。此產生的時脈訊號將可作為處理器在高速資料傳輸介面 的時脈來源、類比數位轉換器的取樣時脈和無線發射機中用來混頻的 本地振盪訊號。多年來已提出了許多頻率合成的技術，例如鎖相迴路 (phase-locked loop, PLL)、直接數位合成(direct digital synthesis, DDS)和 混頻技術(frequency mixing)等。在上述不同的頻率合成技術中，鎖相 迴路技術最能實現高效能的頻率合成器。
鎖相迴路是一具有負迴授的頻率控制系統。藉由感測迴授路徑與 輸入參考訊號的相位誤差，鎖相迴路將會產生一與相位誤差有關的訊 號控制振盪器的輸出頻率，以達到與參考訊號具有固定的頻率和相位 關係。鎖相迴路可以用來調變(modulate)或解調(demodulate)訊號、重 組一低雜訊的倍頻或除頻訊號。
一個基本的鎖相迴路架構如圖 1-1[1]所示，其中包含一個可控制 的振盪器(controlled oscillator)、相位頻率偵測器 (phase frequency detector)、迴路濾波器(loop filter)以及迴授除頻器(feedback frequency divider)。可控制的振盪器將依據輸入控制訊號產生一頻率為 fOUT的週 期訊號輸出。
2 (phase noise)，抖動效能(jitter performance)，突波雜訊效能(spurious noise performance)，跳頻速度(frequency hopping speed)，可調頻寬 (tuning bandwidth)，供應電壓雜訊或基板雜訊(substrate noise)抑制，
晶片面積，功率消耗，不同製程間轉換的便利性。然而，上述這些規
Loop Filter Controlled Oscillator
Feedback Frequency
Divider Reference Clock
(fREF)
Output Clock (fOUT)
Feedback Clock (fFB=fOUT/N)
圖 1-1 整數式鎖相迴路架構
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傳統的射頻頻率合成器通常是使用類比的方式實現。隨著製程的 快速演進，在低電壓深次微米(deep-submicrometer)的互補金氧半 (CMOS)製程下，單一顆晶片上的數位電路積體密度提高，並且由於寄 生電容和供應電壓的降低，數位電路可以達到更高的操作頻率以及更 低功耗的好處。但是相反的，類比電路將面臨到較小的電壓容許空間 (voltage headroom)，較大的漏電流以及在 SoC 環境下的雜訊影響，反 而增加了高效能頻率合成器設計的難度。因此，近年來許多研究成果 專注在以數位的方式或是數位輔助的方式實現射頻頻率合成器[2]- [4]。
而在一個全數位式鎖相迴路中，頻寬由一些已知的參數以及振盪 器增益所決定，其中僅剩振盪器增益會受到製程物理環境與元件不匹 配誤差影響的變數。因此，若能設法使振盪器增益成為已知，則整個 鎖相迴路系統的效能表現，如頻寬、抖動等，也能準確如預期般的表 現。
本論文提出一個具有背景式校正的全數位式非整數頻率合成器。
其自我追蹤與校正振盪器增益的方法，能免除製程物理環境和元件匹 配誤差造成振盪器增益的不理想效應，並能在不影響鎖相迴路系統運 作於通訊系統下，直接的校正振盪器增益，可達到校正振盪器物理增 益，與還原最佳雜訊頻寬的效果。另外，本論文提出了晶片上雜訊自 我量測的方法，其量測頻率從原本的輸出頻率降低為參考頻率等級，
大大減輕了外部量測儀器的成本。
本論文提出的具背景式校正之全數位式非整數頻率合成器的目 標規格如表 1-1 所示。
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Parameter Value
Process TSMC 40nm GS (1P8M) Supply Voltage 0.9V
Output frequency 8GHz Reference frequency 100MHz
Loop Bandwidth 1MHz Calibration resolution 0.07%
表 1-1 提出之全數位式非整數頻率合成器規格 1.2 論文架構
本論文主要分五個章節，第一章，說明相關背景動機以及目標規 格；第二章，介紹傳統式頻率合成器，全數位式頻率合成器系統架構 和所提出的全數位式非整數頻率合成器架構及其工作原理。
第三章，對系統做動態分析後，將系統線性化推導雜訊轉移函式，
以便計算輸出相位雜訊及抖動表現，並且藉由轉移函式的推導估計振 盪器增益；第四章，從系統架構出發，由上而下的介紹每一個電路的 實作，包含相位積分電路、電流導向式數位類比轉換器、類比濾波器、
和差調變器、數位控制振盪器和背景式校正振盪器增益的方法；第五 章，量測結果；本文的最後，在第六章對本篇研究內容做個總結。
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第2章 頻率合成器系統架構
2.1 類比式頻率合成器
2.1.1 類比式整數頻率合成器
絕大部分高效能的類比式頻率合成器都是使用充電泵 PLL 架構[5]。
圖 2-1 為一個類比式整數頻率合成器的架構。其中包含了一個相位頻 率偵測器(PFD)、充電泵(charge pump)、迴路濾波器(loop filter)、壓控 振盪器(VCO)和除頻器(frequency divider)。相位頻率偵測器藉由偵測參 考時脈 fREF與壓控振盪器輸出頻率除以整數 N 的迴授時脈 fFB，兩者最 接近的邊緣時間差可視為相位誤差，產生上升(Up)或下降(Down)的脈 衝訊號，其脈衝寬度正比於量測到的邊緣時間差。此脈衝訊號藉由充 電泵轉換成電流對迴路濾波器充放電，在壓控振盪器前端產生控制電 壓。迴路濾波器的主要功能是壓抑每一次相位比較時，充電泵瞬間產 生的突波(glitch)。負迴授機制自動的調整壓控振盪器的控制電壓使迴 路趨於穩定的狀態，此時輸出的平均頻率與輸入參考頻率存在一確定 的整數關係。
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2.1.2 類比式非整數頻率合成器
為了提高頻率且解析度以及較高的頻譜使用率，圖 2-2 為一個類 比式非整數頻率合成器的架構[6]。與類比式整數頻率合成器不同處為，
整數除頻器置換成多模數除頻器(multi-modulus frequency divider)以 及需要一個和差調變器(Delta-Sigma Modulator, ΣΔ)利用平均的概念來 提供一個非整數的除數。
如圖 2-2 所示，和差調變器操作頻率為除頻後的迴授頻率 fFB。當 迴路鎖定時迴授頻率幾乎為參考頻率 fREF，因此除數的變動頻率通常 接近於參考頻率，並且參考頻率通常設計為迴路頻寬的十倍以上。故 當除數在兩整數值間變動時，輸出頻率不會即時反應到相對應的頻率 值，因此輸出頻率會在除數期望值所對應的頻率上。同時和差調變器 具備有雜訊整形的能力，能將訊號頻寬內的雜訊整形到較高的頻域，
進而提高訊號雜訊比。
PFD
1/N fREF
fFB
fOUT=fREF×N Up VCO
Down
Charge Pump
Frequency Divider Loop Filter
圖 2-1 類比式整數頻率合成器架構
7 及更多功能的 SoC (System-on-Chip)整合晶片的需求越來越高。進入深 次微米 CMOS 製程後，低工作電壓以及高積體密度的好處將不利於傳 統射頻以及類比電路的設計。例如利用先進製程實現充電泵 PLL 將面 臨電容漏電流、電流不匹配，低供應電壓使得動態範圍受限等問題，
導致雜訊層(noise floor)升高，寄生基調(spurious tone)的產生。此外，
高積體密度導致更多數位切換雜訊透過電源供應網路和低阻抗的基
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板(substrate)，耦合到需要高精準度的類比部分，導致類比電路的訊 雜比降低，並且這個問題會隨著供應電壓的下降而愈來愈嚴重。
另一方面，利用數位輔助實現的頻率合成器能充分利用數位設計 的好處。由於數位電路是大訊號的操作，相較於類比電路的小訊號操 作，較不易受到製程-電壓-溫度(PVT)變異以及基板雜訊影響造成偏壓 點和其他電路特性的變異。相較於傳統使用被動元件組成的迴路濾波 器，數位化的迴路濾波器的設計將更加具有彈性及準確性。由於數位 電路使用標準單元設計流程(Cell-based design kit)不同於類比電路使 用全客戶式設計流程(Full-custom design kit)，數位電路在不同製程中 轉換較為快速。因此，近年來提出了許多使用數位集成或是數位輔助 的方法實現頻率合成器的研究[2]-[4]。在下一節將簡介全數位式整數 頻率合成器以及全數位式非整數的頻率合成器的架構。
2.2 全數位式頻率合成器
2.2.1 全數位式整數頻率合成器
在過去，由於缺乏低抖動的數位控制振盪器(digital controlled oscillator, DCO)，全數位式的頻率合成器被排除在高效能的射頻應用 外。近年來，一個不需任何類比電壓控制應用在無線射頻的數位控制 振盪器首次被提出[2]。在[4]中提出了一個應用在記憶體控制器具展 頻功能的全數位 Bang-Bang 鎖相迴路(BBPLL)。圖 2-3 為其 BBPLL 系統 架構圖，其中參考時脈(fREF)與迴授時脈(fDIV)之間的相位資訊使用一個 簡單的二元相位偵測器(BPD)來偵測，其行為等效成一個一位元的量 化器。
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由於二元相位偵測器的輸出只有相位誤差極性的資訊，故當初始 頻率誤差較大時，會面臨到較長鎖定時間的問題。但若為了使鎖定速 度加快而增加迴路頻寬，則會付出較大輸出抖動的代價。
在[7]中提出了一個具有動態調整頻寬以加快鎖定速度全數位式 整數 BBPLL 架構，圖 2-4 為其系統架構圖。其中包含一個具有線性相 位偵測器路徑及二元相位偵測器路徑的雙模態相位頻率偵測器(DPD)，
一個具有可程式化權重(α)積分路徑及可程式化權重(β)直通路徑的數 位迴路濾波器，一個鎖定過程監控器(LPM)，一個 LC 諧振的數位控制 振盪器(DCO)，一個除以 4 的前置除頻器(prescaler)以及兩個相位積分 器 PAC1 和 PAC2。當一開始輸出頻率距離目標頻率很遠的時候，先進 行鎖頻(FT)的模式，直到輸出頻率很接近目標頻率時，再進入鎖相(PT) 模式。在鎖頻模式中，雙模態相位頻率偵測器選擇線性相位偵測器路 徑，數位濾波器只開啟直通路徑，先將輸出頻率快速的拉到目標頻率 附近。進入鎖相模式後，雙模態相位頻率偵測器選擇二元相位偵測器 路徑，開啟數位濾波器的直通與積分路徑，漸進式的動態縮小數位迴 路濾波器的權重，以同時達到快速鎖定以及輸出抖動最佳化的效果。
f
REF1 / N
f
OUT=f
REF×N K
p+K
iΣ
DCO
f
DIV圖 2-3[4]提出的 BBPLL 糸統架構圖
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DFF High Speed Counter
Locking Process Monitor
ΦREF
圖 2-4 [7]提出的 BBPLL 糸統架構圖
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相位資訊 Rv[i]計數數位控制振盪器的輸出時脈上升緣，當重計參 考時脈(retimed reference clock, CKR) 的上升緣來臨時，送出累加的相 位資訊 Rv[k]，此時參考相位資訊 RR[k]也在每次重計參考時脈(CKR)的 上升緣來臨時累加頻率指令字元(frequency command word, FCW)。而 RR[k]與 Rv[k]的差值為相位誤差資訊，相位誤差資訊經過數位迴路濾波 器調整數位控制振盪器的輸出頻率。
相位資訊 Rv[i]計數數位控制振盪器的輸出時脈上升緣，當重計參 考時脈(retimed reference clock, CKR) 的上升緣來臨時，送出累加的相 位資訊 Rv[k]，此時參考相位資訊 RR[k]也在每次重計參考時脈(CKR)的 上升緣來臨時累加頻率指令字元(frequency command word, FCW)。而 RR[k]與 Rv[k]的差值為相位誤差資訊，相位誤差資訊經過數位迴路濾波 器調整數位控制振盪器的輸出頻率。