第三章 時脈抖動
3.1 時脈抖動的定義與分類
圖 3.1 時脈抖動
時脈抖動(Jitter)可以被定義為“信號在轉態時，相對其理想時間位置的偏移 量”[26]，如圖 3.1，而其偏移的位置可能領先或落後於理想時間位置。當系統時 脈速度越快少量抖動就會相對明顯，而這些抖動問題，基本上是內部產生和外部 傳入的雜訊，例如來自基底的雜訊或是供應直流電源所產生的雜訊。若鎖相迴路 長時間處於雜訊很多的環境下，時脈抖動會不斷的累積，但是延遲鎖定迴路並不 會累積雜訊，都是因為鎖相迴路中的電壓控震盪器如圖 3.2(a)和延遲鎖定迴路中 的電壓控制延遲線如圖 3.2(b)的特性不同的關係，因此使用延遲鎖定迴路所設計
出來的時脈產生器就會有較低的時脈抖動。
(a)
(b)
圖3.2 雜訊累積(a)震盪器(b)延遲線
基本上，抖動可以分成三種型態：週期性時脈抖動(period jitter)、週期對週期 時脈抖動(cycle to cycle jitter)和長期性時脈抖動(long-term jitter)。
3.1.1 週期對週期時脈抖動(Jcc)
週期對週期抖動就如圖3.3 所示，指的是兩兩相鄰時脈之間的 週期相差量。
就是當鎖定迴路的參考頻率訊號週期的週期循環對週期循環抖動大到某程度(超 過延遲鎖定迴路可鎖定的範圍)，則將會使鎖定迴路無法鎖定。通常，週期循環對 週期循環抖動可以取方均根值來表示。
2 2 1
1 1
1 1
lim ( ) lim (
)
cci i
n n
CC cci i i
n n
i i
J T T
J J T
n n T
(3-1)圖3.3 周期對週期性時脈抖動
過大的週期對週期性時脈抖動可能會造成系統失去作用。以圖3.4[28]為例，
PLL1 的輸出頻率用來給 PLL2 當作參考頻率，若此參考頻率的 Cycle-to-Cycle jitter 過大(超過 PLL 的 Hold range)，將會造成 PLL2 無法鎖定，因此在電路的設計上 要注意到PLL1 的 Cycle-to-Cycle jitter 須小到足以讓 PLL2 鎖定才不會操作上錯 誤發生。
圖3.4 週期對週期性時脈抖動應用
3.1.2 週期時脈抖動(Jpi)
週期性時脈抖動為與理想位置比較下，在轉態時其抖動時脈的最大偏移量，
如圖3.5 所示[27][28]。當週期循環對週期循環(Cycle-to-Cycle Jitter)變大時，通常 Period Jitter 也會跟著變大。
pi
i idealJ T T
(3-2)圖3.5 週期性時脈抖動
圖3.6 週期性時脈抖動應用
用圖 3.6 來說明週期性時脈抖動對系統的影響。在理想時脈的情況下，上升 邊緣(Rising edge)可以正確抓取到資料值，但當週期性抖動大過資料建立時間 (Set-up time)時，具時脈抖動的上升邊緣便會抓取到錯誤的資料值而造成不正常的
操作。因此在設計上，常需要考慮到抖動所造成的影響，以避免錯誤。
3.1.3 長期性時脈抖動(J
long)
在系統長時間運作之後，需要在意的事應該會是長期的抖動。我們假定相位 誤差介於實際時脈和理想時脈之間是為零，但是經過長時間 TL 之後，實際時脈 與理想時脈之間的相位差即為長期抖動，如圖 3.7 所示。長期性時脈抖動會令系 統的工作點漂移，造成時脈錯離。
Ideal Clock
Clock with Jitter
Long Term Jitter
1
N
long i ideal
i
J T T
(3-3)圖3.7 長期性時脈抖動
對於不同的應用，長期性時脈抖動也會有所不同，例如個人電腦中的主機板，
其抖動量為10-20 微秒(microseconds)。長期性時脈抖動會使系統的工作點漂移，
以傳統CRT(Cathode Ray Tube)的電腦螢幕為例，抖動量所造成的整體影響會導致 螢幕上的影像有，“平移＂的情況發生，也就是影像的不規則跳動[28]。
針對這三種抖動的傳統量測方法，常會使用Timing Interval Analysis(TIA)與 具儲存功能的示波器來進行量測。使用TIA 抓取次數兩兩相鄰的週期值，可以計 算出週期對週期性時脈抖動值；使用示波器則可以量測出週期性時脈抖動與長期
性抖動。