1.1 背景
在過去幾年來，由於半導體技術的進步與發展快速，系統晶片化(System On Chip)如圖 1.1，晶片系統化概念圖，已是現在的一個趨勢，使得功能更強、更複 雜的電路可以被實現，許多結合語音、影像、遊戲等多樣化的功能能夠實現，例 如液晶數位電視、液晶顯示器、數位影音光碟機、無線手機與個人電腦晶片等，
將所有功能結合在一起於一顆 IC 中，以符合現代電子產品個人化及低成本的需 求。
然而，在這樣的趨勢下，系統時脈信號扮演了極為重要的角色，若時脈的抖 動過大或是具有向位偏移，會造成系統在操作上的錯誤，影響整個系統的性能和 傳輸資料的準確性，兩個系統中，資料的傳輸過程中，需要時脈同步，才能使資 料的傳輸無誤。
USB PCI
I/O Peripherals
Interfaces
RAM ROM Cache MMU
PLL/DLL ARM
圖1.1 系統晶片化概念圖
1.2 研究動機
時脈產生器在系統中的應用越來越廣泛，鎖相迴路(Phase-locked loop，PLL) [1-3]與延遲鎖定迴路(Delay- locked loop，DLL) [4-6]可以提供一個良好的時脈同 步處理機制，如：通訊晶片的時脈分布器、頻率合成器(frequency synthesizer)、
時脈產生器(clock generator)和時脈資料回覆(clock data recovery) 等等。
近幾年來，關於時脈處理的機制的設計延遲鎖定迴路逐漸取代了鎖相迴路的 角色。主要因素有兩點，首先，延遲鎖相迴路中的壓控延遲線(Voltage Controlled Delay Line，VCDL)，不會像鎖相迴路中的壓控震盪器ㄧ樣，將降抖動累積到下 一個週期起點這個稱為抖動雜訊累積(Jitter accumulation)，所以延遲鎖定迴路的輸 入雜訊不會在壓控延遲線中累積。第二點，是鎖相迴路需要一個複雜二階以上的 濾波器，來使系統穩定，假若濾波器設計不當會令鎖相迴路無法鎖定或是擁有相 當大的抖動，然而延遲鎖定迴路只需要一階濾波器，電路容易穩定，抖動雜訊較 不嚴重不會累積，所以延遲鎖定迴路比鎖相迴路有較小的雜訊，亦可降低在系統 中的時脈錯離(Clock skew)現象，而且面積也小，消耗功率也較低，電路在實際的 實現相對於鎖相迴路也較簡易。以延遲鎖定迴路的特性比較適合用來設計當時脈 產生器的原因，改進延遲鎖定迴路，且如何設計具有快速鎖定、低雜訊的時脈輸 出，是一個值得研究的方向。
1.3 論文概要
本論文包含五個章節，在第二章中，將先介紹延遲鎖定迴路的種類和傳統的 延遲鎖定迴路的方塊圖、設計流程和分析延遲鎖定迴路小號模型與迴路頻寬與系 統穩定度的關係；延遲鎖定迴路的錯誤鎖定之問題探討；最後我們會討論相位偵 測器、充放電幫浦、迴路濾波器和壓控延遲線的設計考量。第三章，主要探討時 脈抖動的定義與分類，以及來源。第四章，我們設計一個自動時脈震顫之延遲鎖 定迴路，此一電路除了可降低抖動還具有快速鎖定的功能。在此設計中我們使用
了，使用自動時脈震顫校正電路，結合兩個相位偵測器，形成假相位偵測器[7][8]
將系統的抖動區域修正到最小，其功能能夠明顯降低輸出抖動量，從模擬的結果 與比較，此架構可以縮小整個延遲鎖定迴路的抖動量。第五章為結論與未來研究 方向。