一個自動時脈振顫校正之延遲所定迴路
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(4) 一個自動時脈振顫校正之延遲鎖定迴路 學生：陳建宏. 指導教授：郭建宏 教授. 國立臺灣師範大學應用電子科技學系碩士班. 摘. 要. 延遲鎖定迴路因為為一階恆穩定迴授系統面積小好設計外，還有雜訊在電壓 控制延遲線上不會累積雜訊，輸出時脈抖動小的優點，被用來當成時脈產生器的 使用上如:記憶體介面、液晶顯示器、無線電傳輸系統…等，成為近年來受歡迎的 電路架構。然而，改善鎖定時間長和因為雜訊產生的非理想抖動是設計延遲鎖定 迴路重要的課題，本文分別針對此問題，提出改善方法。 本延遲鎖定迴路，利用電壓控制延遲線一個週期延遲時間固定的特性，設計 一個時脈頻率預測器，在延遲鎖定迴路的回授系統運作之前，改變初始電壓到接 近鎖定電壓的位準，再進行延遲鎖定迴路的迴授系統運作，利用充電幫浦的校正 到鎖定電壓，縮短鎖定時間，使得電路能有快速鎖定的功能。除此之外，為了降 低輸出時脈的抖動，本延遲鎖定迴路使用自動抖動校正電路產生一個延遲與兩個 相位偵測器組合成一個假相位偵測器，縮小系統的抖動區域，得到較低的輸出時 脈抖動。 本 延 遲 鎖 定 迴 路 採 用 CMOS 0.18μm 1P6M 標 準 製 程 ， 核 心 面 積 為 0.77x0.84mm2，功率消耗為29m操作在400MHz，可鎖範圍為150MHz~550MHz， 鎖定時間為低於9 cycles，Peak-to-Peak Jitter 為2.9ps操作在400MHz。. 關鍵字：時脈預測、抖動校正、假相位偵測器。. -i-.
(5) An Auto Jitter Calibration Delay-Locked Loop ––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––. Student：Chien-Hung Chen. Advisors： Dr. Chien-Hung Kuo. Institute of Applied Electronics Technology National Taiwan Normal University. ABSTRACT. With a first order system and the noise would not accumulate in the voltage controlled delay line (VCDL), delay-locked loop has advantages such as: easy to design, having small area and good jitter performance for clock generator. So it is becoming a popular architecture used in memory interface, LCD, wireless communication system… etc. However, the locking time and the jitter caused by non-ideal effect are important topics for delay-locked loop. In this paper, we proposed an auto jitter calibration delay-locked loop with fast locking feature to overcome these two problems. The proposed delay-locked loop, causing the voltage controlled delay line ,VCDL’s “A fixed latency of one clock cycle,”[9]， we design a frequency estimator circuit to change the initial voltage at the almost locking level to accelerate the locking time before the DLL’s feedback system of charge pump’s fine tuning until the DLL is locked. In addition, the proposed DLL using an auto jitter calibration to produce a little delay that is combining two phase frequency detectors to suppress the jitter area, and the output jitter is smaller. The proposed DLL is fabricated in CMOS 0.18μm 1P6M technology. The core. -ii-.
(6) area is 0.77x0.84mm2 and the power dissipation is 29m at 400MHz. The locking range is 150MHz~550MHz and the locking time is <9 cycles. The Peak-to-Peak Jitter is 2.9ps at 400MHz.. Keywords: Predicted-Frequency, Jitter Calibration, Pseudo PFD.. -iii-.
(7) 誌. 謝. 漫長的研究所生活快要結束，離開學校，準備要踏入社會，開啟人生的另外 一個旅程，在 514 的日子一路走來起起伏伏，讓我收穫良多，對電路的一知半解， 到現在可以了解到原來電路設計是這麼一回事，從設計到下線，再到量測，中間 的過程很感謝指導老師郭建宏教授，即使學生問題再怎麼繁雜，從知識上的取 得，還有生活上的零零總總，解決問題方法，老師總是不厭其煩的指導，很有耐 心從零開始教導，真的非常感謝老師不只提供良好的學習環境，還有每個禮拜咪 停的意見提供，讓學生學到很多，不只豐富了學術上的知識，還有為人處世的道 理，受益良多，無限感恩。 除此之外，還要感謝院長洪院長不斷的鼓勵我們學習永不放棄，精神上面的 支持，士恒學長、琇文與瓊姿兩位美女、讓我們的實驗室能在成立的相關事務的 幫忙與協助。再來是感謝學長盟峰學長，從淡水大老遠了趕來只為了指導學弟， 讓學弟學習更順利。還有感謝宏運學長、茂元學長對學弟的耐心教導，感謝冠毅 同學、國煌同學、亦丞同學，互相的加油打氣，互相鼓舞，讓彼此更有動力學業 上面的突破，還有感謝宏璟、登耀、哲豪、述立、明洲、正恩、瑜傑、翰江、冠 勳學弟在實驗室的熱心協助，使實驗室運作順利，讓使用者更為舒適。 最後，感謝賜予我生命並且養育我的父母親陳國鈞先生與翁潺桃女士，還有 我的家人，在求學的過程中，沒有經濟上的後顧之憂，永不間斷的支持與鼓勵， 包容與關心，有你們的無私奉獻與愛，才能造就今天的我，由衷的感激，並把此 份榮耀獻給你們。. 陳建宏 2011.6.30 NTNUAET LAB514. -iv-.
(8) 目 第一章. 錄. 緒論 ........................................................... 1. 1.1 背景 ............................................................. 1 1.2 研究動機 ......................................................... 2 1.3 論文概要 ......................................................... 2 第二章. 延遲鎖定回路設計 ................................................. 5. 2.1 延遲鎖定迴路種類 ................................................. 2.1.1 全類比式電路: .............................................. 2.1.2 全數位式電路: .............................................. 2.1.3 類比數位混合式電路: ........................................ 2.2 傳統的延遲鎖定迴路架構介紹 ........................................ 5 5 5 5 6. 2.2.1 鎖定範圍 ................................................... 7 2.2.2 系統穩定性分析 ............................................ 11 2.2.3 時脈錯離 .................................................. 15 2.3 延遲鎖定迴路基本電路 ............................................ 18 2.3.1 相位偵測器(PD) ............................................ 18 2.3.2 充電幫浦(Charge Pump)與迴路濾波器(Low Pass Filter) ........ 21 2.3.3 電壓控制延遲線(VCDL) ...................................... 22 2.3.3.1 RC 時間常數控制之延遲元件 ............................... 22 2.3.3.2 可變電容式之延遲元件 .................................... 23 2.3.3.3 餓電流(Current-Starved)控制之延遲元件 ................... 24 2.3.3.4 差動對稱性負載之延遲元件 ................................ 24 第三章 時脈抖動 ......................................................... 27 3.1 時脈抖動的定義與分類 ............................................. 3.1.1 週期對週期時脈抖動(Jcc) ................................... 3.1.2 週期時脈抖動(Jpi) ......................................... 3.1.3 長期性時脈抖動(Jlong ) .................................... 3.2 時脈抖動直方圖 ................................................... 3.3 時脈抖動的來源 .................................................... 27 28 30 31 32 33. 第四章 自動時脈振顫校正之延遲鎖定迴路 ................................... 37 4.1 自動時脈振顫校正之延遲鎖定迴路架構 .............................. 4.1.1 頻率預測 .................................................. 4.1.3 抖動校正(Jitter Calibration) .............................. 4.2 電路描述 ........................................................ 4.2.1 延遲原件( Delay Cell) ...................................... -v-. 39 40 47 49 49.
(9) 4.3 4.4 4.5 4.6 4.7 第五章. 4.2.2 改變初始電壓電路(Changing Initial Voltage Circuit, CIVC) .. 4.2.3 含起始控制電路相位偵測器 (Phase Frequency Detector with Start-Controlled Circuit) ....................................... 4.2.4 開關控制電路 (Switch Controlled Circuit) .................. 4.2.5 充電幫浦 (Charge Pump) .................................... 設計流程 ........................................................ 模擬結果 ........................................................ 量測環境 ........................................................ 預計量測結果 .................................................... 總結 ............................................................. 50 50 52 53 53 55 59 62 65. 結論與未來研究方向 .............................................. 67. 參考文獻 ................................................................ 69. -vi-.
(10) 表 目 錄. 表一 ...............................................................................................................................43 表二 ...............................................................................................................................45 表三 ...............................................................................................................................64 表四: ..............................................................................................................................65. -vii-.
(11) 圖 目 錄. 圖 1.1 系統晶片化概念圖 ..............................................................................................1 圖 2.1 傳統的延遲鎖定迴路 .........................................................................................6 圖 2.2 (a)最長延遲狀態..................................................................................................8 圖 2.2 (b)最短延遲狀態 .................................................................................................8 圖 2.3 鎖定視窗 .............................................................................................................9 圖 2.4 諧波鎖定 ...........................................................................................................10 圖 2.5 阻塞鎖定 ...........................................................................................................11 圖 2.6 傳統延遲鎖定迴路現性模型 ...........................................................................12 圖 2.7 具有輸入雜訊的延遲鎖定迴路 ......................................................................14 圖 2.8 具有電源與基板雜訊的延遲鎖定迴路 ..........................................................15 圖 2.9 時脈錯離 ...........................................................................................................16 圖 2.10 延遲鎖定迴路解決時脈錯離問題 .................................................................17 圖 2.11 延遲鎖定迴路在晶片系統的同步應用 ..........................................................18 圖 2.12 相位偵測器基本原理 .....................................................................................19 圖 2.13 死區(Dead zone) .............................................................................................19 圖 2.14 三態相位偵測器(a)電路(b)狀態圖 ................................................................20 圖 2.15 電荷幫浦與迴路濾波器 .................................................................................21 圖 2.16 電壓控制延遲線架構圖 .................................................................................22 圖 2.17 RC時間常數控制之延遲元件.........................................................................23 圖 2.18 可變電容式之延遲元件 .................................................................................23 圖 2.19 餓電流控制之延遲元件 .................................................................................24 圖 2.20 差動對稱性負載之延遲元件 .........................................................................25 圖 3.1 時脈抖動 ...........................................................................................................27 圖 3.2 雜訊累積(a)震盪器(b)延遲線 ..........................................................................28 圖 3.3 周期對週期性時脈抖動 ...................................................................................29. -viii-.
(12) 圖 3.4 週期對週期性時脈抖動應用 ............................................................................29 圖 3.5 週期性時脈抖動 ................................................................................................30 圖 3.6 週期性時脈抖動應用 ........................................................................................30 圖 3.7 長期性時脈抖動 ...............................................................................................31 圖 3.8 CDF和PDF抖動分佈圖 .....................................................................................32 圖 3.9 抖動分佈 ...........................................................................................................33 圖 3.10 峰對峰值抖動 .................................................................................................34 圖 3.11 具有高斯機率分布之取樣抖動 .....................................................................35 圖 4.1 鎖定時間 ...........................................................................................................38 圖 4.2 自動時脈振顫校正之延遲鎖定迴路架構圖 ....................................................39 圖 4.3 延遲時間 V.S 控制電壓 .................................................................................40 圖 4.4 判斷輸入頻率是否高於或低於 333MHz........................................................41 圖 4.5 判斷輸入頻率是否高於或低於 430MHz........................................................41 圖 4.6 判斷輸入頻率是否高於或低於 200MHz........................................................42 圖 4.7 三個PD判斷輸入頻率 .......................................................................................43 圖 4.8 半個週期比較 ...................................................................................................44 圖 4.7 頻率預測器與改變初始電壓 .........................................................................44 圖 4.8 抖動區域 ...........................................................................................................46 圖 4.9 假相位偵測器電路(Pseudo PFD) ....................................................................46 圖 4.10 較小的抖動區域 .............................................................................................46 圖 4.11 關控制延遲電路 .............................................................................................47 圖 4.12 自動抖動較正 .................................................................................................48 圖 4.13 電壓控制延遲線元件 .....................................................................................49 圖 4.14 改變初始電壓電路 .........................................................................................50 圖 4.15 含起始控制電路相位偵測器電路 .................................................................51 圖 4.16 PFD時序圖.......................................................................................................51. -ix-.
(13) 圖 4.17 開關控制電路 ................................................................................................52 圖 4.18 時序圖 .............................................................................................................52 圖 4.19 充電幫浦 .........................................................................................................53 圖 4.20 鎖定圖 .............................................................................................................55 圖 4.21 抖動比較圖 ......................................................................................................56 圖 4.22 變異考量(280MHz) ........................................................................................57 圖 4.23 不同頻率變異考量鎖定情形 .........................................................................59 圖 4.24 (a) 實際的環境................................................................................................60 圖 4.24 (b) 環境等效 ...................................................................................................60 圖 4.25 追鎖狀態量測 .................................................................................................61 圖 4.26 暫態量測 .........................................................................................................61 圖 4.27 晶片佈局圖 .....................................................................................................62 圖 4.28 追鎖情形 .........................................................................................................62 圖 4.29 鎖定時間 V.S 輸入頻率 ...............................................................................63 圖 4.30 抖動比較(400MHz) ........................................................................................63 圖 4.31 抖動比較(250MHz~400MHz)........................................................................64. -x-.
(14) 第一章. 緒論. 1.1 背景. 在過去幾年來，由於半導體技術的進步與發展快速，系統晶片化(System On Chip)如圖 1.1，晶片系統化概念圖，已是現在的一個趨勢，使得功能更強、更複 雜的電路可以被實現，許多結合語音、影像、遊戲等多樣化的功能能夠實現，例 如液晶數位電視、液晶顯示器、數位影音光碟機、無線手機與個人電腦晶片等， 將所有功能結合在一起於一顆 IC 中，以符合現代電子產品個人化及低成本的需 求。 然而，在這樣的趨勢下，系統時脈信號扮演了極為重要的角色，若時脈的抖 動過大或是具有向位偏移，會造成系統在操作上的錯誤，影響整個系統的性能和 傳輸資料的準確性，兩個系統中，資料的傳輸過程中，需要時脈同步，才能使資 料的傳輸無誤。. ARM. PLL/DLL. RAM. USB. ROM. Cache. MMU. I/O Peripherals Interfaces. PCI. 圖 1.1 系統晶片化概念圖. -1-.
(15) 1.2 研究動機 時脈產生器在系統中的應用越來越廣泛，鎖相迴路(Phase-locked loop，PLL) [1-3]與延遲鎖定迴路(Delay- locked loop，DLL) [4-6]可以提供一個良好的時脈同 步處理機制，如：通訊晶片的時脈分布器、頻率合成器(frequency synthesizer)、 時脈產生器(clock generator)和時脈資料回覆(clock data recovery) 等等。 近幾年來，關於時脈處理的機制的設計延遲鎖定迴路逐漸取代了鎖相迴路的 角色。主要因素有兩點，首先，延遲鎖相迴路中的壓控延遲線(Voltage Controlled Delay Line，VCDL)，不會像鎖相迴路中的壓控震盪器ㄧ樣，將降抖動累積到下 一個週期起點這個稱為抖動雜訊累積(Jitter accumulation)，所以延遲鎖定迴路的輸 入雜訊不會在壓控延遲線中累積。第二點，是鎖相迴路需要一個複雜二階以上的 濾波器，來使系統穩定，假若濾波器設計不當會令鎖相迴路無法鎖定或是擁有相 當大的抖動，然而延遲鎖定迴路只需要一階濾波器，電路容易穩定，抖動雜訊較 不嚴重不會累積，所以延遲鎖定迴路比鎖相迴路有較小的雜訊，亦可降低在系統 中的時脈錯離(Clock skew)現象，而且面積也小，消耗功率也較低，電路在實際的 實現相對於鎖相迴路也較簡易。以延遲鎖定迴路的特性比較適合用來設計當時脈 產生器的原因，改進延遲鎖定迴路，且如何設計具有快速鎖定、低雜訊的時脈輸 出，是一個值得研究的方向。. 1.3 論文概要 本論文包含五個章節，在第二章中，將先介紹延遲鎖定迴路的種類和傳統的 延遲鎖定迴路的方塊圖、設計流程和分析延遲鎖定迴路小號模型與迴路頻寬與系 統穩定度的關係；延遲鎖定迴路的錯誤鎖定之問題探討；最後我們會討論相位偵 測器、充放電幫浦、迴路濾波器和壓控延遲線的設計考量。第三章，主要探討時 脈抖動的定義與分類，以及來源。第四章，我們設計一個自動時脈震顫之延遲鎖 定迴路，此一電路除了可降低抖動還具有快速鎖定的功能。在此設計中我們使用. -2-.
(16) 了，使用自動時脈震顫校正電路，結合兩個相位偵測器，形成假相位偵測器[7][8] 將系統的抖動區域修正到最小，其功能能夠明顯降低輸出抖動量，從模擬的結果 與比較，此架構可以縮小整個延遲鎖定迴路的抖動量。第五章為結論與未來研究 方向。. -3-.
(17) -4-.
(18) 第二章 延遲鎖定回路設計. 在本章中，介紹延遲鎖定迴路種類，以及從傳統的延遲鎖定迴路架構中做分 析和基本運作原理說明，接著分析延遲鎖定迴路的小訊號模型跟穩定度討論，針 對雜訊跟延遲鎖定迴路關係做分析，最後討論每一個基本延遲鎖定迴路方塊的設 計考量。. 2.1 延遲鎖定迴路種類 延遲鎖定迴路，依電路種類來區分，可以分為三大類:全類比式電路、全數位 式電路和類比數位混合式電路。. 2.1.1 全類比式電路: 此類電路的優點是具有高解析度和低抖動的特性，但是其缺點是鎖定時間 長，輸出時脈訊號對於外在環境因素、電源雜訊、溫度…等影響，對雜訊影響的 靈敏度較高。. 2.1.2 全數位式電路: 此類電路的優點是具有鎖定時間短，對於外在環境因素干擾靈敏度低，相對 於全類比式電路，雖可以克服全類比式的缺點，卻也有解析度較低的缺點。. 2.1.3 類比數位混合式電路: 此類的優點是集合全數位的鎖定時間短，和類比式的高解析和低抖動的優 點，但是此種的缺點就是類比和數位混合中間會有雜訊會互相影響，導致電路對. -5-.
(19) 於外部或是內部因素的雜訊都會相當地敏感，且為了不受到彼此雜訊的影響，電 路與電路間會佈局考量，在面積的使用上以及電路的設計考量上比較複雜，電路 也較難實現。. 2.2 傳統的延遲鎖定迴路架構介紹 延遲鎖定迴路顧名思義就是延遲後再鎖定，也是就說輸入訊號進入電路後未 經過一個週期的延遲然後鎖定。其電路架構是以負迴授系統為主要架構，其中包 含四個部份，相位偵測器(Phase Detector，PD)、電荷幫浦(Charge Pump，CP)、 電壓控制延遲線(Voltage Controlled Delay Line，VCDL)、低通濾波器(Low-Pass Filter，LPF)，其中低通濾波器主要是由一個電容所構成，如圖 2.1。. 圖 2.1 傳統的延遲鎖定迴路. 傳統架構的基本工作原理是在一個負迴授系統中，由相位偵測器(PD)比較輸 入訊號(Ref-clk)與輸出回授訊號(Vcdl-clk)的上升邊緣，若兩訊號間具有相位 差，相位偵測器會根據輸入訊號領先或是落後輸出迴授訊號的相位差值，產生與 相位差值同寬度的 UP 或是 DOWN 脈衝訊號，傳送給電荷幫浦(CP)，然後電荷. -6-.
(20) 幫浦將電壓訊號轉成電流訊號(Icp)對低通濾波器(LPF)的電容充電(Charging)或 是放電(Discharging)，意即增加或是減少低通濾波器上電容的電壓值，低通濾波 器將在相位偵測器與電荷幫浦所產生的高頻雜訊率掉，產生一個控制電壓 (Vctrl)，這個電壓值透過電壓控制延遲線(VCDL)可以利用負回授的機制調整電 壓控制延遲線的延遲時間間，改變內部時脈的相位，再迴授至相位偵測器，讓相 位偵測器開始下一個周期的比較動作。一值重複這個迴授路徑的比較相位的動 作，等閉迴路在輸入訊號與輸出訊號之間找到最理想的延遲時間，漸漸的讓相位 差減小，使兩個訊號同步，讓整個系統達到鎖定的狀態。. 2.2.1 鎖定範圍 傳統的延遲鎖定迴路中，輸入訊號跟輸出訊號在追鎖的時候，會出現鎖定失 敗或是諧波鎖定的情況發生。因為電壓控制延遲線的控制電壓有一定的額定電 壓，因此當控制電壓降到最小值，電壓控制延遲線也產生最長的延遲時間，但是 有可能輸出迴授訊號(Vcdl-clk)依然領先輸入訊號(Ref-clk)，如圖 2.2(a)；而當 輸出迴授訊號依然落後輸入訊號，但是控制電壓已到達最大值，電壓控制延遲線 已產生最短的延遲時間，如圖 2.2(b)。這兩種情形就會產生鎖定失敗，由此可知 電壓控制延遲線是有一定的範圍，造成可鎖定的範圍也有一定的限制。. -7-.
(21) Tref_clk Ref_Clk Vcdl_Clk UP DN Vctrl. MIN. 圖 2.2 (a)最長延遲狀態. Tref_clk Ref_Clk Vcdl_Clk UP DN MAX. Vctrl. 圖 2.2 (b)最短延遲狀態 由上述說明可知，當輸出時脈 Vcdl_Clk 第一個正緣進來時必須落在鎖定視窗 內，如圖 2.3 所示，讓參考時脈 Ref_clk 的第一個正緣可以跟輸出時脈做向位的 比較，若輸出時脈 Vcdl_clk 超出了鎖定視窗範圍，則會發生阻塞鎖定(Stuck Locking)跟諧波鎖定(Harmonic Locking)，這兩種狀況會在後面再做說明。. -8-.
(22) 圖 2.3 鎖定視窗 為了避免錯誤鎖定的情形發生，會令延遲鎖定迴路的鎖定時間拉長而且產生 的相位不正確，所以延遲鎖定迴路的鎖定條件必須滿足下列不等式:. TVCDL (min) TCLK TVCDL (max). (2-1). 0.5TCLK TVCDL (min) TCLK. (2-2). TCLK TVCDL (max) 1.5TCLK. (2-3). 其中 TCLK 代表輸入訊號的週期，TVCDL 代表電壓控制延遲線的周期。根據方程 式(2-1)~(2-3)，我們可以歸納出延遲鎖定迴路可以正確鎖定的範圍:. Max(TVCDL (min), 2 / 3 TVCDL (max) ) TCLK Min(TVCDL (max), 2 TVCDL (min) ). (2-4). 根據此範圍(1/2T~3/2T)，如果在設計時遵守此原則基本上就不會發生鎖定錯誤或. -9-.
(23) 是諧波鎖定的問題，但是如果電壓控制延遲線受到製程變異、供應電壓干擾、溫 度變化等影響，使得電路鎖定錯誤，因此在設計上需要特別去注意。. 2.2.1.1 諧波鎖定(Harmonic Locking) 相位偵測器的功能是檢測初輸入參考頻率 Ref_Clk 與輸出時脈 Vcdl_Clk 的 相位差，但是不能檢測出輸出時脈 Vcdl_Clk 是否延遲輸入參考時脈 Ref_Clk 一個 週期，因此輸出時脈 Vcdl_Clk 就有可能會超出鎖定視窗的範圍，當輸出時脈 Vcdl_Clk 的第一個正緣落於輸入參考時脈 Ref_Clk1.5 個週期之後，那麼就會出現 諧波鎖定錯誤，當延遲鎖定迴路只用來當同步時脈的用途時，此種錯誤雖然還是 可以鎖定，使用在多相位輸出時，卻是錯誤鎖定。. 圖 2.4 諧波鎖定. 由圖 2.4 為 4 級電壓控制延遲線之諧波鎖定錯誤狀態途可知當輸出 Vcdl_Clk 的第一個正緣落於輸入參考時脈 Ref_Clk1.5 個週期之後，那麼此情況的相位偵測 器會偵測出 UP 訊號使得鎖到輸入時脈訊號 Ref_Clk 的第三個正緣，那麼就不能 拿來當作多相位輸出的要求，延遲線的總延遲時間 Tvcdl 必須等於輸入參考時脈. -10-.
(24) Ref_clk 的週期時間，如次一來，也就不能當作多重相位輸出的應用。. 2.2.1.2 阻塞鎖定(Stuck Locking) 另一種錯誤鎖定的情況為阻塞鎖定，如圖 2.5，此狀況是發生在最小輸出時 脈延遲時間 Tvcdl 扔然小於輸入時脈週期的 0.5 倍，此時的相位偵測器會比較輸 入時脈 Ref_Clk 與輸出時脈 Vcdl_Clk1 並輸出 UP 的訊號，即使輸出時脈 Vcdl_Clk 能往前追並鎖到正緣，但是輸出時脈 Vcdl_Clk 已經是最小的延遲，不可能有延 遲為 0 的狀態，所以延遲鎖定迴路就會阻塞在這狀態，而輸出時脈 Vcdl_Clk 與 輸入時脈 Ref_Clk 也會保持一個常數。. 0.5TRef_Clk. Ref_Clk. 1.5TRef_Clk. TRef_Clk. Vcdl_Clk 圖 2.5 阻塞鎖定. 2.2.2 系統穩定性分析 延遲鎖定迴路是閉迴路的系統，因此我們必須討論系統的穩定度，要去分析 系統的小訊號線性模型，作線性的分析，如圖 2.6 所示。這樣的線性分析不能完 整表示整個系統的特性，但是它還是可以表示延遲鎖定迴路的特性，因為延遲鎖 定迴路中有一階低通濾波器，這個濾波器只需要一顆電容，所以整個迴路是無條 件穩定的系統，所以線性的小訊號模型分析有一定分析價值。延遲鎖定迴路與鎖. -11-.
(25) 相迴路的低通濾波器不同在於它只有低通濾波器的一個極點。 小訊號線性模型中的參數分別代表，相位偵測器的加法器、電荷幫浦(Charge Pump)電流 ICP、輸入參考時脈的週期 Tref、低通迴路濾波器 C 和壓控延遲線的增 益 KVCDL，當系統迴路在穩定的狀態下，我們可以用開迴路 s 定義域轉移函數去 定義輸入到輸出的轉移函數，且 DI 是代表輸入. 圖 2.6 傳統延遲鎖定迴路現性模型. 延遲時間，DO 是代表輸出延遲時間，整個開迴路的轉移函數如下：. DO ( s) I CP KVCDL DI ( s) Tref sC. (2-5). 而從輸入到輸出的閉迴路的轉移函數如下：. DO ( s ) DI ( s ). 1 1. Tref sC I CP KVCDL. . 1 1. s. n. (2-6). 在閉迴路轉移函數中，Wn 是代表整個迴路頻寬(Loop Bandwidth)，而迴路頻寬可 以表示如下：. -12-.
(26) n . I CP KVCDL Tref C. (2-7). 從上列轉移函數可以得知，整個系統轉移函數在固定的條件下是穩定的，如 果迴路頻寬設計比較寬整個延遲鎖定迴路可以較快達到鎖定，也就是鎖定時間會 比較短，但是相對地整個系統的時脈抖動(Jitter)會增加許多，所以我們必須取一 個較為適合的迴路頻寬去設計整個系統，因此我們根據(2-7)的式子，討論迴路頻 寬如下：. REF . 2 Tref. n K I VCDL CP N REF 2 C. (2-8). (2-9). 根據公式(2-9)可以迴路頻寬和輸入參考頻率有ㄧ個比值 N，這個比例值可以 當成我們設計迴路頻寬的指標，所以我們假設電荷幫浦的電流(ICP)和壓控延遲 線的增益(KVCDL)都為固定值，我們決定好 N 的比值然後計算出低通迴路濾波器 (C)的電容值，而回路頻寬的設計參考值 N，通常低於 1/10,[9]:. n K I 1 VCDL CP REF 2 C 10. (2-10). 迴路頻寬的設計的參考值，可以當作我們在設計時的指標，因此設計ㄧ個適 合的延遲鎖定迴路就必須滿足一些條件，如鎖定時間、抖動量和頻寬需求，但是 在設計時還是必須考慮到實際情形，如佈局面積考量、電容的變異和系統穩定度 需求都是在設計迴路頻寬的考慮點，必要時要在這幾項特性中取捨。 設計的考量中，為了設計合適的延遲鎖定迴路，必須考量上述的原因，假設 迴路頻寬越寬則鎖定時間將越短，相對的，假設迴路頻寬越窄則鎖定時間將越長。. -13-.
(27) (a)線性模型. (b)波德圖 圖 2.7 具有輸入雜訊的延遲鎖定迴路 當延遲鎖定迴路在鎖定的狀態下，輸出的訊號不是理想時，是由於電路中存 在的雜訊所造成，這樣會令時脈的邊緣有些抖動，因此，我們必須考慮將雜訊源 加入輸入參考頻率端時，線性模型與其波德圖，如圖 2.7 所示。轉移函數從輸出 到輸入雜訊如下，是一個低通的形式：. DO ( s ) N 1 N I ( s) 1 s s N. n. (2-11). 還有另一類雜訊會對時脈有影響，就是電源與基板產生的雜訊，延遲鎖定迴. -14-.
(28) 路的線性模型與其波德圖，如圖 2.8 所示。. (a)線性模型. (b)波德圖 圖 2.8 具有電源與基板雜訊的延遲鎖定迴路. 轉移函數從輸出到電源與基板的雜訊如下，是一個高通的形式：. DO ( s ) 1 s N S ( s ) 1 n s N s. (2-12). 2.2.3 時脈錯離 時脈錯離(clock skew)的意思就是指兩個時脈的不同步，如圖 2.9 所示，時脈 錯離會讓時脈週期造成損失，這樣的情況會使時脈的設計上造成同步上的問題， 在時脈較快和系統架構複雜的情形下，我們將必須考慮時脈錯離的問題。. -15-.
(29) (a). Clk A. Clk B Clock Skew. (b) 圖 2.9 時脈錯離(a)時脈同步(b)時脈錯離. 數位系統中，延遲鎖定迴路常使用於解決時脈錯離的問題，如圖 2.10，2.11， 時脈偏移所造成的時脈不同步現象，將嚴重影響系統工作的正確性，因此，時脈 校正電路之重要性不言可喻。大多數的時脈訊號皆由延遲鎖定迴路或鎖相迴路所 產生，然而，延遲鎖定迴路容易設計及較為穩定的特性，故延遲鎖定迴路比鎖相 迴路更廣泛的應用在時脈誤差的調整上。. -16-.
(30) Clk ext.. Clk ext.. Clock Tree. Clk PAD Data In Clk Int.. Clk Int.. REG. Clock Skew. Output PAD. Data Out Data Out. (a) Clk ext.. Clk ext.. DLL. Clk PAD. Clock Tree Data In Clk Int.. Clk Int.. REG. Output PAD. Data Out. Data Out. (b) 圖 2.10 延遲鎖定迴路解決時脈錯離問題. -17-.
(31) System1. System2. Data Out. Clk ext.. 圖 2.11 延遲鎖定迴路在晶片系統的同步應用 如何有效的降低時脈錯離已經是系統晶片設計中非常重要的課題之一，因 此，在這裡我們選擇有較低抖動的延遲鎖定迴路為主要架構，去製作整個系統時 脈。. 2.3 延遲鎖定迴路基本電路 傳統延遲鎖定迴路的基本電路包括一個相位偵測器(PD)、電荷幫浦(CP)、電 壓控制延遲線(VCDL)及低通濾波器(LPF)，這些基本電路的電路特性和基本原理 都會在這裡介紹。. 2.3.1 相位偵測器(PD) 相位偵測器電路，其輸出為平均輸出，VOUT(t)，會跟兩個輸入的相位差 ΔΦ 呈線性關係，如圖 2.12 為其示意圖，在理想上狀況下，VOUT(t)跟 ΔΦ 會成線性關 係，當 ΔΦ=0 時會通過原點。這條線的斜率為 KPD 單位是 V/rad。但是實際上的. -18-.
(32) 相位偵測器，有無法偵測的範圍，就是死區(Dead zone)，如圖 2.13 所示。因此設 計相位偵測器有兩項主要考量，包括死區(Dead zone)，就是無輸出的輸入範圍和 它能操作的最大頻率範圍。. 圖 2.12 相位偵測器基本原理. 圖 2.13 死區(Dead zone) 相位偵測器的死區和時脈抖動的關係，就是當輸入參考時脈和壓控延遲線的 相位差被相位偵測器決定後，相位偵測器會輸出一個脈波訊號去控制電荷幫浦， 使其充電或是放電。因此當輸入參考時脈和壓控延遲線的相位差夠大的狀態下， 無論是正相位差或是負相位差，電荷幫浦就會增大輸入或是輸出迴路濾波器的電 流。. -19-.
(33) 但是，當輸入參考時脈和壓控延遲線的相位差很小時，就會產生一個範圍是 相位偵測器無法偵測的。因此當延遲鎖定迴路鎖定時，電荷幫浦無法根據相位誤 差來改變電流，我們稱此相位為死區。相位偵測器的死區，會讓相位偵測器喪失 偵測的功能，將無法得知輸入參考時脈和壓控延遲線之間領先和落後的關係，因 此時脈會產生不確定的抖動。 相位偵測器有分許多種形式，例如：互斥或閘(EX-OR)、J-K 正反器和三 態相位頻率偵測器，如圖 2.14 所示，三態相位頻率偵測器的電路和狀態圖[11]。. (a). (b) 圖 2.14 三態相位偵測器(a)電路(b)狀態圖. -20-.
(34) 2.3.2 充電幫浦(Charge Pump)與迴路濾波器(Low Pass Filter). 圖 2.15 電荷幫浦與迴路濾波器 圖 2.15 為充電幫浦與迴路濾波器簡單的方塊圖。其中包括兩個可切換的電流 源，可對迴路濾波器的電容進行充放電。切換的動作是由三態相位偵測器來實 現。當延遲線輸出時脈 Outclk 領先輸入之參考時脈 Refclk，相位偵測器的輸出訊 號 DN 為高電位而訊號 UP 為低電位。DN 訊號將會使放電的開關短路而 UP 訊號 為低電位，故充電的開關維持開路，因此輸出節點 Vctrl 會開始放電。反之，若 延遲線輸出時脈 Outclk 落後輸入之參考時脈 Refclk，相位偵測器的輸出訊號 DN 為低電位而 UP 訊號為高電位。DN 訊號為低電位將會使放電的開關維持開路， 而 UP 訊號使充電的開關短路，因此對輸出節點 Vctrl 會開始充電。在 Refclk 與 Outclk 相位一致時，相位一致時，相位偵測器的輸出 UP，DN 都為低電位，充放 電均為開路，節點 Vctrl 不再有電流進出，維持一定值。 電荷幫浦的設計要點就是要令充電和放電的電流匹配，電荷幫浦要對電容作 充放電或是放電的動作，使用控制電壓去設定延遲級的傳遞延遲，因此電流不匹 配會令電壓控制延遲線的延遲產生誤差。另一個設計電荷幫浦的考量為它的非理 想效應，例如：時脈饋入(Clock feed through)、開關的電荷分享(charge sharing)、. -21-.
(35) 電荷耦合(charge coupling)與漏電流(leakage current)等，這一些非理想效應所造成 的影響可能會比電流不匹配更加嚴重。. 2.3.3 電壓控制延遲線(VCDL) 延遲元件已廣泛的使用在數位系統中，例如鎖相迴路與延遲鎖定迴路最常看 到，此電路最常被應用的接法就是反相器串接與 RC 延遲這兩種，因為這兩種都 是簡單且容易設計，但是延遲原件對於周邊環境因素相當敏感，例如供應的電源 與週遭的溫度等。對於供應的電源與週遭的溫度不敏感的延遲元件已經被提出， 如下，一個簡單的電壓控制延遲線架構，如圖 2.16[22]。. 圖 2.16 電壓控制延遲線架構圖. 2.3.3.1 RC 時間常數控制之延遲元件 一個基本的 RC 時間常數控制延遲元件，如圖 2.17，可以用串接偶數個相同 延遲元件來達成。其中，Vctrl 電壓用來調整 M1 的電阻，並且在 M1 的輸出端連 接一科 MOS 電容 M2，控制電壓 Vctrl 調整 M1 的電阻來控制流到 M2 的充放電 電流，比較大的控制電壓讓 M1 的電阻變小，使得邏輯閘的輸出端有效電容上升， 產生一個較長的延遲時間[23]。 .. -22-.
(36) 圖 2.17 RC 時間常數控制之延遲元件. 2.3.3.2 可變電容式之延遲元件 一個電壓控制延遲線，在設計上，常需注意到當時脈訊號經過一連串的延遲 元件時，訊號的工作週期(Duty Cycle)可能會因此失真或改變過多使訊號消失於延 遲線裡，可變電容式的延遲元件卻擁有一個高度對稱的性質。 如圖 2.18[24]，由兩個等效的反相器負載 PMOS 電壓控制電容器，當時脈訊 號進入延遲元件，由正緣追隨負緣時，正緣觸發傳送過延遲元件，反之，當負緣 追隨正緣時，負緣觸發傳送過延遲元件，兩者都是藉由很多個正緣觸發加上負緣 觸發之延遲時間被延遲的。因此延遲的時間幾乎是相同的，可幫助保留時脈訊號 的工作週期(Duty Cycle)給需相對長的延遲時間之電壓控制延遲線使用。. 圖 2.18 可變電容式之延遲元件. -23-.
(37) 2.3.3.3 餓電流(Current-Starved)控制之延遲元件 餓電流控制元件由一個上拉和下拉電流源跟反相器所組成[8]，如圖 2.19，控 制電壓 Vctrl 調節下拉電晶體 M1 的電流，並透過一個上拉電晶體 M2 的電流鏡， 較大的控制電壓可產生較大的充放電電流，得到較小的延遲時間，反之，得到較 短的延遲時間。第二級的反相器為了改善電路的上升時間與下降時間，使輸出的 波形較為方正。. 圖 2.19 餓電流控制之延遲元件. 2.3.3.4 差動對稱性負載之延遲元件 差動對稱性負載之延遲元件，如圖 2.20，它包含了一個具有電阻性負載，稱 為對稱性負載的源級耦合對，對稱性負載由一個二極體連接的 PMOS 元件並聯一 個一樣的 PMOS 元件，PMOS 偏壓 Vbp 等於是控制電壓 Vctrl 一樣，所以 PMOS 的偏壓受控於控制電壓。因為控制電壓將會調整負載元件的有效電阻，所以延遲 元件的延遲時間也將會隨著控制電壓改變。所以也顯示出負載元件導致較好的控 制延遲特性與高的動態電源雜訊排斥(Supply Noise Rejection)[25]. -24-.
(38) 圖 2.20 差動對稱性負載之延遲元件. -25-.
(39) -26-.
(40) 第三章 時脈抖動. 鎖相迴路與延遲鎖定迴路已被廣泛的使用於同步系統中，使得此電路扮演著 很重要的角色，由於其在系統時遇上應用的重要性，因此時脈抖動量的大小便成 為評估一個時脈系統效能優劣的指標之一，藉由量測抖動量的大小，可以判斷時 脈系統受雜訊影像的程度，本章將介紹抖動量的基本定義與分類、來源及抖動分 布圖。. 3.1 時脈抖動的定義與分類. 圖 3.1 時脈抖動 時脈抖動(Jitter)可以被定義為“信號在轉態時，相對其理想時間位置的偏移 量”[26]，如圖 3.1，而其偏移的位置可能領先或落後於理想時間位置。當系統時 脈速度越快少量抖動就會相對明顯，而這些抖動問題，基本上是內部產生和外部 傳入的雜訊，例如來自基底的雜訊或是供應直流電源所產生的雜訊。若鎖相迴路 長時間處於雜訊很多的環境下，時脈抖動會不斷的累積，但是延遲鎖定迴路並不 會累積雜訊，都是因為鎖相迴路中的電壓控震盪器如圖 3.2(a)和延遲鎖定迴路中 的電壓控制延遲線如圖 3.2(b)的特性不同的關係，因此使用延遲鎖定迴路所設計. -27-.
(41) 出來的時脈產生器就會有較低的時脈抖動。. (a). (b) 圖 3.2 雜訊累積(a)震盪器(b)延遲線. 基本上，抖動可以分成三種型態：週期性時脈抖動(period jitter)、週期對週期 時脈抖動(cycle to cycle jitter)和長期性時脈抖動(long-term jitter)。. 3.1.1 週期對週期時脈抖動(Jcc) 週期對週期抖動就如圖 3.3 所示，指的是兩兩相鄰時脈之間的 週期相差量。 就是當鎖定迴路的參考頻率訊號週期的週期循環對週期循環抖動大到某程度(超 過延遲鎖定迴路可鎖定的範圍)，則將會使鎖定迴路無法鎖定。通常，週期循環對 週期循環抖動可以取方均根值來表示。. -28-.
(42) J cci Ti T J CC. 1 n 1 n 2 ( J cci ) lim (Ti Ti 1 )2 lim n n n i 1 n i 1. (3-1). 圖 3.3 周期對週期性時脈抖動. 過大的週期對週期性時脈抖動可能會造成系統失去作用。以圖 3.4[28]為例， PLL1 的輸出頻率用來給 PLL2 當作參考頻率，若此參考頻率的 Cycle-to-Cycle jitter 過大(超過 PLL 的 Hold range)，將會造成 PLL2 無法鎖定，因此在電路的設計上 要注意到 PLL1 的 Cycle-to-Cycle jitter 須小到足以讓 PLL2 鎖定才不會操作上錯 誤發生。. 圖 3.4 週期對週期性時脈抖動應用. -29-.
(43) 3.1.2 週期時脈抖動(Jpi) 週期性時脈抖動為與理想位置比較下，在轉態時其抖動時脈的最大偏移量， 如圖 3.5 所示[27][28]。當週期循環對週期循環(Cycle-to-Cycle Jitter)變大時，通常 Period Jitter 也會跟著變大。. J pi Ti Tideal. (3-2). 圖 3.5 週期性時脈抖動. 圖 3.6 週期性時脈抖動應用 用圖 3.6 來說明週期性時脈抖動對系統的影響。在理想時脈的情況下，上升 邊緣(Rising edge)可以正確抓取到資料值，但當週期性抖動大過資料建立時間 (Set-up time)時，具時脈抖動的上升邊緣便會抓取到錯誤的資料值而造成不正常的. -30-.
(44) 操作。因此在設計上，常需要考慮到抖動所造成的影響，以避免錯誤。. 3.1.3 長期性時脈抖動(Jlong ) 在系統長時間運作之後，需要在意的事應該會是長期的抖動。我們假定相位 誤差介於實際時脈和理想時脈之間是為零，但是經過長時間 TL 之後，實際時脈 與理想時脈之間的相位差即為長期抖動，如圖 3.7 所示。長期性時脈抖動會令系 統的工作點漂移，造成時脈錯離。. Ideal Clock. Clock with Jitter Long Term Jitter. N. J long Ti Tideal. (3-3). i 1. 圖 3.7 長期性時脈抖動 對於不同的應用，長期性時脈抖動也會有所不同，例如個人電腦中的主機板， 其抖動量為 10-20 微秒(microseconds)。長期性時脈抖動會使系統的工作點漂移， 以傳統 CRT(Cathode Ray Tube)的電腦螢幕為例，抖動量所造成的整體影響會導致 螢幕上的影像有，“平移＂的情況發生，也就是影像的不規則跳動[28]。 針對這三種抖動的傳統量測方法，常會使用 Timing Interval Analysis(TIA)與 具儲存功能的示波器來進行量測。使用 TIA 抓取次數兩兩相鄰的週期值，可以計 算出週期對週期性時脈抖動值；使用示波器則可以量測出週期性時脈抖動與長期. -31-.
(45) 性抖動。. 3.2 時脈抖動直方圖 時脈抖動量的結果未了便於觀察其抖動分佈，一般常採用直方圖(Histogram) 來統計抖動量的數值，而一般的表示法有兩種-累績分布密度函數(Cumulative Density Function, CDF)與機率密度分布函數(Probability Density Function, PDF)，如 圖 3.8 所示。累積分佈密度函數的表示方式是將第一時間點所統計到的資料與第 二個時間點所統計到的資料相加形成第一個取樣位置區段(Sampling instances)， 再將前兩個時段點與第三個時間點的統計資料相加形成第二個取樣位置區段，以 此類推的方式做 “累積＂統計資料變成累積分布密度函數，而其平滑程度取決 於取樣資料的筆數，取樣的資料筆數越多則曲線越平滑。機率密度分布函數則是 透過累績分布密度函數衍生出來，統計方式是將累積分布密度函數的每個相鄰取 樣位置區段累積資料的差值做統計，而依累積分布密度函數曲線的抖緩程度可統 計出依高斯分佈曲線，透過此高斯分佈曲線可輕易觀察出時脈抖動分佈的時間點 位置，也可藉由統計得到時脈抖動的方均根(Root-Mean-Square, RMS)值與峰對峰. Number of Conuts. Number of Conuts. (Peak-to-Peak)值[29]。. 圖 3.8 CDF 和 PDF 抖動分佈圖. -32-.
(46) 3.3 時脈抖動的來源. 圖 3.9 抖動分佈 如圖 3.9 所示，時脈抖動的來源，根據時脈抖動的類型可分為兩類[10]：確定 性(deterministic)抖動和隨機性(random)抖動。確定性抖動是由可辨識的干擾訊號 所造成的，這樣的抖動通常幅度有限，具有特定的產生原因(非隨機的)，而且不 能進行統計分析。造成確定性抖動的原因主要有四種：. 一、. 訊號線之間的串音. 當一根導線的自感增大後，將其鄰近的訊號線周圍的感應磁場會產生感應電 流，因此感應電流會影響電壓使其增大或減小，造成抖動。. 二、 EMI 電源、AC 電源線和 RF 訊號源都屬於 EMI 源。與訊號之間的串音相同，當 周邊存在 EMI 輻射時，時脈訊號的路徑上會有感應到雜訊電流，因此時脈的電壓 就會被改變產生抖動。. 三、基底中電源層的雜訊：. -33-.
(47) 這種雜訊可能改變邏輯的臨界電壓，或是改變參考電壓的臨界值，因此影響 開關電路所需的電壓值。. 四、多閘極電路同時轉換為同一個邏輯狀態： 這種情況可能導致電源層和訊號層上感應到尖峰電流，因而可能使臨界電壓 值發生變化。 隨機抖動則是由比較難預測的因素所導致的時脈變化，其基本特性就是隨機 性，例如：溫度就會影響半導體晶體的載子移動率，它會造成載子流的隨機變化。 還有半導體製程的變化，如摻雜密度的不均，也會造成抖動。因此我們可以用高 斯統計分佈來描述其特性。例如：對一個只包含隨機抖動因素的時脈震盪器的震 盪週期進行 1000 次連續測量，其測量的結果會呈現高斯分佈。. 一、峰對峰值抖動，如圖 3.10 所示[10]，及高斯分佈曲線上最大到最小的測 量值之間的差距。在大多數的電路中，該數值會隨著測量的取樣數的 增加而變 大，理論上可以達到無窮大，在實用上比較少討論。. 圖 3.10 峰對峰值抖動. -34-.
(48) 二、方均跟值抖動，就是高斯分佈一階標準差的值，它就是峰對峰值抖動的 標準偏差，如圖 3.11 所示[10]。這數值比較不會隨著取樣數變大，因此方均根值 抖動測量比較有價值。但是這樣量測只在純高斯分佈中才有效，假設在分佈中存 在任何確定性的抖動，那麼利用整個抖動直方圖上的一階方差來估計抖動會出現 的可能性就是有問題的。. 圖 3.11 具有高斯機率分布之取樣抖動. t2 1 (t ) exp 2 2 2 . (3-4). 1 n 1 n 2 ( J pi ) (ti T ) 2 n i 1 n i 1. (3-5). 三、多個隨機抖動源可以利用 RMS 方式相加。得到總和的抖動，需要 利用峰對峰值，和隨機抖動與確定性抖動相加。. -35-.
(49) -36-.
(50) 第四章 自動時脈振顫校正之延遲鎖定迴路. 延遲鎖定迴路因為為一階恆穩定回授系統面積小好設計外，還有雜訊在電壓 制延遲線上不會累績，輸出抖動小的優點[12]-[16]，被用來當時脈產生器的使用 上如: 記憶體介面、液晶顯示器、無線電傳輸系統…等，成為近幾年受到歡迎的 電路架構。然而，改善鎖定時間長，和非理想抖動是設計延遲鎖定回路重要的課 題，本文分別針對此二問題，提出改善方法。 縮短延遲鎖定迴路鎖定時間的方法有很多，在[9]，電壓控制延遲線的控制電 壓(Vctrl)的初始電壓為最高電壓，然後利用回授系統的機制開始放電，直到鎖定 為止，此種方法，控制電壓必須從最高電位開始放電，所花的時間不但長，且耗 費功率，圖 4.1(Line 1)。為了減縮短鎖定時間，在[17][18]提出一個雙相位偵測器 與充電幫浦迴路的電路架構，將鎖定時間分為雙迴授跟單迴授系統，在雙迴授時 使用兩個充電幫浦，所以充放電流較大，斜率較陡，減少鎖定時間，當系統接近 鎖定時，回授系統變成單迴授系統，使用充放電流較小來校正，直到鎖定，達到 快速鎖定的目的，此外，為了減少面積，在[19]利用開關控制來控制一個充電幫 浦(CP)的粗調跟細調的充放電電流，粗條使用大電流，細條使用小電流，來減短 鎖定時間。以上[17][18][19]都是在粗調時使用較大電流在回授系統校正來減短鎖 定時間，但還是需要一些週期的時間再進入細調的操作，通常需要幾十個週期左 右的鎖定時間，最主要是因為粗調時花的時間太長，如圖 1(Line 2)。為了減少在 粗調上面的所花的時間，本篇論文提出的延遲鎖定迴路，利用電壓控制延遲線一 個週期延遲時間固定的特性[9]，設計一個時脈頻率預測器，此時脈頻率預測器利 用輸入時脈的第一個週期的時間判斷出輸入頻率範圍，繼而改變控制電壓的初始 電壓到達接近鎖定的電壓之後，再進入回授系統利用充電幫浦的充放電流校正， 直到系統鎖定，達到快速鎖定的目的，圖 1(Line 3)。. -37-.
(51) 圖 4.1 鎖定時間. 除此之外，本文提出的 DLL，使用一個自動抖動校正機制產生一小的延遲時 間，結合兩個相位偵測器合併成一個假相位偵測器[9][10]，在延遲鎖定迴路系統 鎖定的時候，有較小的抖動區域，使得系統的輸出時脈有較低抖動的表現。 本延遲鎖定迴路採用的是 CMOS 0.18μm 1P6M 標準製程，核心面積為 0.77x0.84mm2 ， 功 率 消 耗 為 29mW 操 作 在 頻 率 400MHz ， 可 鎖 範 圍 為 150MHz~550MHz，鎖定時間為<9cycles，peak-to-peak jitter 為 2.914ps 在頻率為 400MHz。. -38-.
(52) 4.1 自動時脈振顫校正之延遲鎖定迴路架構 如 圖 4.2 ， 本 延 遲 鎖 定 迴 路 架 構 ， 包 含 一 個 時 脈 頻 率 預 測 器 (Frequency Estimator )、改變初始電壓電路(Changing Initial Voltage Circuit, CIVC)、電壓控制 延遲線(Voltage Controlled Delay Line, VCDL)、含有時脈振顫校正的假相位頻率偵 測器(Pseudo Phase Frequency Detector，Pseudo PFD)、充電幫浦(Charge Pump， CP)、開關控制器(Switch Controlled Circuit)、低通濾波器，為一個電容。為了減 短鎖定時間，時脈頻率預測器在第一個週期的 falling edge 判斷出輸入的頻率範 圍，傳送給改變初始電壓電路改變初始電壓到接近鎖定的位準，開關控制電路將 迴授路徑由原本的 SW1 turn on，改由 SW2 turn on，進入延遲鎖定迴路的迴授系 統的微調，利用充電幫浦的校正，直到系統鎖住，且為了降低輸出時脈的抖動， 使用假相位偵測器來降低抖動。. 圖 4.2 自動時脈振顫校正之延遲鎖定迴路架構圖. -39-.
(53) 4.1.1 頻率預測 一個延遲鎖定迴路，首先，我們從電壓控制延遲線的延遲時間與控制電壓的 關係圖獲得此延遲鎖定迴路的可鎖範圍，輸入頻率的鎖定電壓，如圖 4.3，若我 們輸入頻率為 200MHz，則鎖定電壓為 0.9V，若輸入頻率為 400MHz，則鎖定頻 率為 1.1V，為了達到快速鎖定的目的，則最快的方法就是初始電壓在輸入訊號還 沒進來時，初始電壓就是該頻率的鎖定電壓，鎖定時間，只要花一個週期，然而 此種方法卻只適用於單一頻率，若輸入其他頻率，則鎖定時間就要花比較多。也 透漏給我們一小小訊息，電壓控制延遲線 “一個週期延遲時間固定的＂特性[9]， 利用此特性，我們可以使用延遲時間的不同，產生多組相位偵測器，設計一個頻 率預測器。. 圖 4.3 延遲時間 V.S 控制電壓 假設初始電壓為 1.0V，則延遲時間為 3.0ns，由圖 4.4，我們可以知道，當輸 入為頻率高於 1/3.0n，333MHz 則向位偵測器測器的輸出(UP333,DN333)=(0,1)，反 之，輸出為(UP333,DN333)=(1,0)，輸入頻率必定高於 333MHz，此 PD 可以偵測頻 率是否低於或是高於 333mHz，我們稱此 PD 為 PD333 得到下列判別方法:. -40-.
(54) (0,1) : Fin 333MHz ( DN333 ,UP333 ) (1, 0) : Fin 333MHz. (4-1). 圖 4.4 判斷輸入頻率是否高於或低於 333MHz. 當我們輸入頻率為 430MHz，則(UP,Dn)=(1,0)，且因為延遲時間固定，所以 相位差為 Vout 落後 Fin，(3.0ns-1/430MHz)(ns)，如圖 4.5，因此我們可以另外設 計一個 PD430，其 REF 的輸入為 Fin 延遲(3.0-1/430MHz)(ns)，令為 ΔT430，則可以 判斷出輸入頻率是否高於 430MHz，或低於 430MHz，得到下列判斷式(4-2):. 圖 4.5 判斷輸入頻率是否高於或低於 430MHz. -41-.
(55) T430 3.0 1 430MHz ns) (0,1) : Fin 430MHz ( DN 430 ,UP430 ) (1, 0) : Fin 430MHz. (4-2). 進一步可以推敲出，若輸入為 200MHz，如圖 4.6 所示，則延遲時間為 ΔT200=(3.0-1/200M)(ns)則可以設計出 PD200 可判斷輸入頻率是高於或是低於 200MHz，得到判斷式(4-3):. ΔT200=3.0n-1/200M Fin 1/Fin. Fin+ΔT200. REF. UP. UP200. DN. DN200. PD200 Vout. Vout. OUT. Tfixed Latancy 3.0ns. 圖 4.6 判斷輸入頻率是否高於或低於 200MHz. T200 3.0 1 200MHz ns) (0,1) : Fin 0MHz ( DN 200 ,UP200 ) (1, 0) : Fin 200MHz. (4-3). 利用輸入延遲時間的不同，設計出三個 PD:PD200、PD333、PD430 的輸出，如 圖 4.7，並可以簡單的列出判斷出輸入的頻率大概範圍，如表一所示，結合表一 的真值表，再利用控制邏輯閘即可設計出一個簡易的頻率預測器(Frequency Estimator，FE)。. -42-.
(56) 圖 4.7 三個 PD 判斷輸入頻率. 表一. PD200 PD333 PD430 DN200 UP200 DN333 UP333 DN430 UP430. FIN. 1. 0. _. _. _. _. <200M. 0. 1. 1. 0. _. _. 200M~333M. _. _. 0. 1. 1. 0. 333M~430M. _. _. _. _. 0. 1. 430M<. 同樣的方法，本延遲所定迴路有 10 級，比較的是 VCDL 第 5 級輸出，如圖 4.8，初始電壓為 1.0V 時，因此 Stage5b 的固定延遲的時間為 Vout 的一半， 1/2·3.0n=1.5(ns)，採用 8 個 PD，如圖 4.9，當頻率預測器，而八個不同的延遲時 間分別為(4-4 ~ 4-11)，真值表為表二。判斷出輸入頻率之後，傳至後端改變初使 電壓電路(CICV)，把初始電壓改變成接近鎖定位準，經過一個週期，SW1 再 Turn off，進入回授系統的微調，利用充電幫浦地充放電電流微調控制電壓，直到鎖定。. -43-.
(57) Fin Fin. 1/Fin. REF. UP. UP333. DN. DN333. PD333 Vout. Stage5b. OUT. Tfixed Latancy 1.5ns. 圖 4.8 半個週期比較 n 5 . 1 =. 3 3. ︶. (4-8). ︶. (4-9). ︶. (4-10). ︶. (4-11). M 0 0. (4-7). f5 1 n 0 . 3. M 0 3 M 0 6 M 0 9. M 0 1 M 0 3 M 0 4. 0 4. ︶. f5 1 n 0 . 3. 2 1 + n 5 . 1 =. (4-6). f5 1 n 0 . 3. 0 3. ︶. f4 1 n 0 . 3. 2 1 + n 5 . 1 =. ΔT200 ΔT333 ΔT430 ΔT460 ΔT490 ΔT510 ΔT530 ΔT540. ︵. (4-5). f4 1 n 0 . 3. 0 1. ︵. ︶. f4 1 n 0 . 3. 2 1 + n 5 . 1 = ︵. (4-4) f2 1 n 0 . 3. ︵. 0 9. Stage5b. 2 1 + n 5 . 1 =. VIN. ︵. 0 6. . 2 1 + n 5 . 1 =. . ︵. 0 3. . 2 1 + n 5 . 1 =. . ︵. 0 0. . 2 1 + n 5 . 1 =. . T2 T4 T4 T4 T5 T5 T5. . T3. . SW1 CIVC. 8 PDs. 圖 4.7 頻率預測器與改變初始電壓. -44-. Vctrl.
(58) 表二 PD200. PD333. PD430. PD460. PD490. PD510. PD530. PD540. DN200 UP200. DN333 UP333. DN430 UP430. DN460 UP460. DN49 490 0 UP490. DN510 UP510. DN530 UP530. DN540 UP540. X. X. X. X. X. X. X. FIN <200M. X. X. X. X. X. 200M~333M. X. X. X. X. X. 333M~430M. X. X. X. X. 430M~460M. X. X. X. 460M~490M. X. X. 490M~510M. 0. 1 0. 1 X. 1. 0. 0. 1. X 1. 0. 0. 1. X. X. 1. 0. X. X. X. 0. 1. X. X. X. X. X. X. X. X. X. X. X. X. X. X. X. X. X. X. X. X. X. 1. 0. 0. 1. 1. 0. 0. 1. 1. 0. 0. 1 X. X. FIN. 510M~530M. 1. 0. 530M~540M. 0. 1. 540M< FIN. 4.1.2 假相位偵測器(Pseudo PFD) 在時脈產生器系統中，存在著許多非理想的變異，使得電壓控制延遲線的輸 出上升邊緣，並不是理想的固定與 RFF 同步，而是會在 VREF 的左右成不確定性 前後來回抖動，如圖 4.8 的灰色區域，由[10]可以知道，Vout 落入的區域的機率 分佈，呈現一個高斯的機率分布，我們假設這灰色區域的寬度為 θj，且 PFD 的輸 出為 UP、DN，這不確定的區域切一半份成 UP 與 DN，在 VOUT 左右抖動的時候， PFD 的輸出並不是同等寬度，而是一下寬一下窄，當 VOUT 在中線右邊，UP 脈波 較強，使得 VOUT 往前抖動，當 VOUT 在中間左邊，DN 脈波較寬，VOUT 會往後抖 動，使得控制電壓會有漣漪，為了改善這種情形，我們另外增加一個 PFD，如圖 4.9，且輸入訊號，VREFD，是 VREF 經過一個延遲的輸出，我們令為延遲時間為 ΔTjitter-calibrated: 2 1. . j. . d e t a r b i a l c r e t t. i Tj. 0. . (4-12). 其中 B 訊號，後面再做說明。當 VCDL 在兩個 PFD 的重疊部分，各取 PFD1 的 UP1，PFD2 的 DN2，組合成為一個假 PFD，(Pseudo PFD)[7][8]，此時 VCDL 因 為 VDN 和 VUP 同時傳到充電幫浦，使得充放電流同時抵消，控制電壓因此不會在. -45-.
(59) 上下擺動(Ripple)，同時 VOUT 不再往前往後抖動，使得抖動區域得到比較小的寬 度，為兩個 PFD 灰色重疊的部份，差不多為 1/2θj 如圖 4.10，換句話說，系統 得到比較好的時脈抖動輸出。. 圖 4.8 抖動區域. VREF. DN1. TJitter-calibrated VREFD VOUT. VUP. UP1. PD1 PFD 1. DN2. PFD2 UP. 0 1. VDN VDN. 2. B. 圖 4.9 假相位偵測器電路(Pseudo PFD). 圖 4.10 較小的抖動區域. -46-. VUP.
(60) 4.1.3 抖動校正(Jitter Calibration) 首先先介紹開關控制延遲電路，如圖 4.11，VREFD 為 VREF 經過兩個反向器的 輸出，其中前一級的反向器的電流源開關控制大小的電流源，利用開關控制其延 遲時間，然後 PMOS 的開關的訊號為 NMOS 的反相，使用 3 位元控制開關，8 種延遲時間，延遲時間隨位元數增加，控制電流越大，延遲時間越短。. 圖 4.11 關控制延遲電路 本抖動校正電路，包含兩個鎖定偵測器，一個除頻器，還有計數器，跟一個 邏輯閘，如圖 4.12，一開始，鎖定偵測器 A=0，系統處於一個非鎖定狀態(VREF， VOUT)，經過幾個周期之後，系統鎖定(VREF，VOUT)，A=1，且 B=0，所以 ENB=1， 啟動計數器，每兩個週期，計數一次，增加開關控制延遲電路的電流，縮短 VREF 與 VREFD 的延遲時間，直到 VREFD 與 VOUT 鎖定，B=1，此時數器停止增加電流源 的開關，同時又因為 B=1 改變充電幫浦 VDN 輸入路徑，由原本的 DN1 改為 DN2， 如圖 4.9 所示。此時抖動校正完成，輸出訊號的抖動範圍變小，PFD 由原本比較 大的抖動區域變成假 PFD，抖動區域變小，系統時脈的輸出也得到較小的抖動。. -47-.
(61) VREF. Lock A Detector. VOUT VREFD. Lock Detector B. Counter. /2. VREF. ENB. VOUT. VREF (A,B)=(1,0). S[0:2]. VOUT. (A,B)=(1,1). VREFD. VREFD. ΔTjitter-Calibrated ΔTauto-bounded VREF VOUT A VREFD B time. 圖 4.12 自動抖動較正. -48-.
(62) 4.2 電路描述 此節分別敘述次電路架構的電路組成，分別說明電壓控制延遲電路的延遲電 路、改變初始電壓電路的設計、具有起始電路控制的相位偵測器、和充電幫浦的 電路架構，最後是開關控制的時序設計。. 4.2.1 延遲原件( Delay Cell). (a)Delay Cell. (b)Pseudo Differential. 圖 4.13 電壓控制延遲線元件. 電壓控制延遲線使用 10 級的延遲元件，如圖 4.13(a)，使用一個餓電流形式 的延遲元件，M0、M1、M2、M3 組成一個電流源，提供電流給前一級反向器(M4、 M5、M6、M7)，Vctrl 控制電流源的大小，並控制反向器的延遲時間，電壓越大， 延遲時間越短，其中差動輸入共用一個電流源，可以使得延遲時間獲得較大的擺 幅。後級的反向器，使用來調整波形能夠調整輸出波形達到(rail to rail)擺幅[21]。 為了有共模具斥採用假差動(Pseudo Differential)的形式，如圖 4.13(b)。. -49-.
(63) 4.2.2 改變初始電壓電路(Changing Initial Voltage Circuit, CIVC). 圖 4.14 改變初始電壓電路 如圖 4.14，改變初始電壓電路，主要是由一組電阻串和 9 個開關構成，其中 開關的輸入為預測輸入頻率判斷的結果。為了讓電壓位準能夠更精細每一單位的 電阻值相同，且為了能在一個週期時間內改變電壓，電阻值由 RC 的充放電常數 方程式可得，其中，時間為電壓控制延遲線最短的延遲時間，電容為低通濾波器 的電容值，求出電阻值至少為 100 歐。此外為了節省消耗功率，在初始電壓經過 一個週期的改變之後，SW2b TURN OFF，使得電阻串不再耗電。. 4.2.3 含起始控制電路相位偵測器 (Phase Frequency Detector with Start-Controlled Circuit). 為了防止諧波鎖定或錯誤鎖定，延遲鎖定迴路的鎖定範圍為 1/2Tin 到 3/2Tin 之間，Tin 為輸入時脈週期，如圖 4.15，我們在傳統的 PFD 電路在 RST 之前加了 一個多工器和一個 D 正反器，利用 CLRH 來選擇 RST 的輸入，如圖 4.16 為它的 時序圖，在 START=0 時，多工器的輸出為 VDD，PFD 沒有動作，當 START=1 的時候，VREF 的第一個上升邊緣觸發，CLRH 變為 1，PFD 開始接收 VREF 跟 VOUT. -50-.
(64) 圖 4.15 含起始控制電路相位偵測器電路. 的訊號，PFD 動作才開始，第一個上升邊緣沒有進入 PFD，VOUT 的落後或領先， 都會追鎖 VREF 的第二個上升邊緣，使得 DLL 能後避免錯誤鎖定。這樣的使用方 法，在 RST 時可以增加延長時間，使 PFD 的死區問題縮小，且跟傳統的起始控 制電路比較起來[9]，此電路可以減少相位錯誤(Phase Error)，因為傳統的起始控 制電路輸入和輸出的路徑不同[29]。 START. START. CLRH. CLRH. VREF. VREF. VOUT. VOUT. DN. DN. UP. UP. VOUT 領先 VREF. VOUT 落後 VREF 圖 4.16 PFD 時序圖. -51-.
(65) 4.2.4 開關控制電路 (Switch Controlled Circuit). 圖 4.17 開關控制電路 如圖 4.17，開關控制電路，本文延遲所定迴路系統開關，分為 SW1，SW2， SW2b，分別為改變初始電壓、微調、關閉改變初電壓電路以節省消耗功率，在 VOUT 第一個週期回授輸出與 VREF 比較出輸入頻率之後，在第二個週期，進入延 遲所定迴路系統的校正，也就是 SW2 ，TURN ON ，同時 SW2b TURN OFF，充 電幫浦微調直到系統鎖定。如圖 4.18 為開關時序圖。. 圖 4.18 時序圖. -52-.
(66) 4.2.5 充電幫浦 (Charge Pump). 圖 4.19 充電幫浦 如圖 4.19 充電幫浦電路，採用的是差動輸入當開關式充電幫浦，且平均電流 根據以下的方程式[9]:. n K I 1 VCDL CP REF 2 C 10. (4-12). 其中，KVCDL 為電壓控制延遲線的增益，C 為低通濾波器的電容質，且比較 細數會小於 1/10。. 4.3 設計流程 主要分為四個部分： 一、整個延遲鎖定迴路(DLL)系統區塊之建立 二、各個區塊電路模擬與建立 三、各個區塊整合與系統驗證 四、佈局與 LPE 驗證。. -53-.
(67) 一、整個 DLL 系統區塊之建立 首先，先由參考資料中定出延遲鎖定迴路(DLL)之整體電路架構，例如：若 需要快速鎖定則需要由相位頻率偵測器(PFD)與控制電荷幫浦(CP) +通濾波器 (LPF)去考量。功率部分由電壓控制延遲線(VCDL)著手，因為 VCDL 是 DLL 中 最耗功率的，而鎖定部分加入抖動考量，以增進 DLL 鎖定效能。因此，由上述 所需我們定出整個 DLL 電路架構。. 二、各個區塊電路模擬與建立 相位頻率偵測器(PFD)：. 我們採用一組 PFD 來完成相位偵測。重點在於調. 整 PFD 的 size，使其的輸出能夠正確。(b)控制電荷幫浦(CP) +通濾波器(LPF)： CP+LF 需考慮 noise 與 Charge Sharing 之影響。減少電路偏壓的抖動，而在佈局 部分更要加以保護以降低 noise 干擾。(c) 電壓控制延遲線(VCDL)：使用假差動 雙端延遲達到我們所想要的一個週期的範圍內。. 三、各個區塊整合與系統驗證 在個別子系統模擬之後，我們將整個 DLL 電路整合起來，用 Hspice 作五個 coner 變異考量與驗證。再由 Hspice 輸出波形與量測結果，來觀察整個 DLL 是 否正確動作。. 四、佈局與 LPE 驗證。 當五個 coner 變異考量模擬都符合設計的要求，接著進行 IC 佈局與 LPE 驗 證。在佈局時需考量到 Substrate noise 的影響，故需將 CP+LF 與 VCDL 部分加以 保護與分離，且系統的電源線不與 VCDL 共用，避免 VCDL 雜訊的影響，而增 加 DLL 輸出抖動(Jitter)。. -54-.
(68) 4.4 模擬結果 .模擬情況分為鎖定情形在可鎖範圍的鎖定所需時間，以及在輸出抖動在使用 一般的 PFD 與假 PFD 在頻率不同下的比較。. 一、鎖定情形 在 230MHz 頻率之下輸入參考頻率(VREF)和電壓控制延遲線時脈(VOUT)信號 重疊，時間為 23n，在 5 個 cycles 內鎖定如圖 4.20(a)。在 400MHz 頻率之下輸入 參考頻率(VREF)和電壓控制延遲線時脈(VOUT)信號重疊，時間為 18n，在 7 個 cycles 內鎖定如圖 4.20(b)。(虛線: VOUT,實線: VREF). 6 clock cycles. (a)230MHz. (b)400MHz 圖 4.20 鎖定圖. -55-.
(69) 二、抖動量變化 比較我們提出的架構再加上抖動校正的機制後的 Jitter 的變化趨勢，由輸入頻 率 400MHz 的眼圖(eye diagram)，RMS Jitter(JRMS)與 Peak-to-peak Jitter(JPk2Pk) 分 別 從 397.16fs 與 2.2492ps 降 成 311.47fs 與 1.2449ps ， 再 從 輸 入 頻 率 由 300MHz~400Hz，我們可以發現加自動震顫的機制後 RMS Jitter 與 Peak-to-Peak Jitter 都有明顯的減少使系統更加穩定，如圖 4.21 所示。. Without Pseudo PFD. With Pseudo PFD. 輸入頻率為 400MHz. 圖 4.21 抖動比較圖. -56-.
(70) 三、加入變異考量 在輸入(VREF)為 280MHz corner 變異的鎖定情形，在變異的情況下都可正常鎖 定，如圖 4.22。. FF. SS. SF. FS. TT. 圖 4.22 變異考量(280MHz). -57-.
(71) (a) 250MHz. (b) 430MHz. -58-.
(72) TT FF SS FS SF (c)480MHz. 圖 4.23 不同頻率變異考量鎖定情形 在輸入(VREF)不同頻率下考慮變異的鎖定情形，在變異的情況下都可正常鎖 定，如圖 4.23。在 corner SS 的情況下，因為 PMOS，NMOS，驅動能力較慢，相 對於其他 corner，所需的鎖定時間，會比較長。. 4.5 量測環境 量測環境的寄生電容、電阻和電感效應都會嚴重的影響量測的結果，因此必 須詳細考慮包括 PADs、鎊線的寄生、PCB 的寄生效應和儀器的內組，在這個延 遲鎖定迴路裡我們使用了 Open Drain 緩衝器，實際的環境，如圖 4.24(a)所示，環 境對應的寄生效應，如圖 4.24(b)所示。. -59-.
(73) 圖 4.24 (a) 實際的環境. 圖 4.24 (b) 環境等效. 為了能夠量測到一開始的鎖定狀態，所以我們就讓儀器的驅動時脈比較慢， 因為儀器要抓資料通常是以輸入訊號的頻率為準，因此我們會看到穩定的波型， 但是為了看見ㄧ開始鎖定的狀態，因此我們會輸入一個較慢的時脈當作驅動儀器 抓值的訊號，這樣我們就能夠看見鎖定狀態，我們稱這樣的量測為追鎖狀態量 測，如圖 4.25 所示。. -60-.
(74) 圖 4.25 追鎖狀態量測. 此外，除了追鎖狀態量測，為了量到波形的抖動情形，還有暫態狀態的量測， 如圖 4.26，在 DLL 在穩定的狀態良測輸出的抖動量。. 圖 4.26 暫態量測 .. -61-.
(75) 4.6 預計量測結果 所提出的可預知頻率具有抖動校正的延遲鎖定迴路，採用的是 0.18 1P6M CMOS 製程，核心面積為 775x845um2 ，圖 4.27 為此晶片的晶片佈局圖。功率消. CICV. Input Buffer. 耗為 29m 操作在 400MHz 的時脈下。. 圖 4.27 晶片佈局圖 圖 4.28 為輸入和輸出的在 400MHz 的鎖定情況，從沒鎖定到鎖定總共需要 5 個週期。圖 4.29 為輸入從 150MHz 到 550MHz 需要鎖定時間的對照總結。可以發 現輸入頻率在接近 300MHz 下，所需要的時間較少，是因為初始電壓為 1.0V，所 以需要調整的電壓較少，而隨著頻率越高，所需時間越長，主要是 VCDL 在高頻 時的增益較小，頻寬相對就會減少，所需要的時間就比較長。. 圖 4.28 追鎖情形. -62-.
(76) Locking Time (cycle). 15. 10. 5. 0. 200. 300 400 Frequency (MHz). 500. 圖 4.29 鎖定時間 V.S 輸入頻率. 圖 4.30 為輸出頻率為 400MHz 的眼圖比較，在沒有使用假 PFD 的輸出抖動 量為 4.18282ps peak-to-peak jitter，780.51fs RMS jitter，而使用一個假 PFD 的情況 下，輸出的抖動量為 2.9914ps peak-to-peak jitter，671.54fs RMS jitter。. Without Pseudo PFD. With Pseudo PFD. 圖 4.30 抖動比較(400MHz) 圖 4.31 為輸出為 250MHz 到 400MHz 比較使用假 PFD 的沒使用假 PFD 的輸 出抖動表現比較表，可以發現使用假相位偵測器的輸出表現比沒使用的抖動來的 低，其中，jstart external=0，表示 without Pseudo PFD，jstart external=1，表示 with Pseudo PFD。. -63-.
(77) 8. Peak to Peak Jitter (ps). 7. Jstart External = 1 Jstart External = 0. 6 5 4 3 2 260. 280. 300. 320. 340. 360. 380. 400. Frequency (MHz). 圖 4.31 抖動比較(250MHz~400MHz). 預計量測的規格為下表三: 表三:. Specification Operating Voltage. 1.8V. Process. 0.18um 1P6M TSMC CMOS Process. Input frequency range. Min.. 150MHz. Max. 550MHz. RMS Jitter. 671fs@400MHz. Peak to Peak Jitter. 2.9ps@400MHz. Lock Time. <9 cycles. Power. 29 mW@400MHz. -64-.
(78) 4.7 總結. 本文，提出的可預測頻率具有抖動校正的延遲鎖定迴路。利用電壓控制延遲 就有一個週期延遲時間固定的特性，設計出頻率預測器，在利用改變初始電壓電 路，把初始電壓轉變成差不多鎖定的準位，減少鎖定時間，得到快速鎖定的目的。 此外，為了降低輸出斗動，使用一個抖動校正電路，結合兩個 PFD 成為一個假 PFD，使得電路的抖動區間變小，間接使得系統輸出有更小的抖動。 表四分別為，進幾年研究類比數位混合架構的 DLL，主要關於快速鎖定與抖 動的比較。 表四: This Work. [9]. [18]. [19]. [20]. Operating Voltage. 1.8V. 3.3V. 1.8V. 2.5V. 1.8v. Process. 0.18um. 0.35um. 0.18um. 0.25um. 0.18um. Min.. 150MHz. 6MHz. 50MHz. 32MHz. 250MHz. Max. 550MHz. 130MHz. 150MHz. 320MHz. 2GHz. Peak-to-Peak Jit Jitter ter. 2.9ps@400MHz. 24.3ps@130MHz 24.3ps@130MHz. 58ps@100MHz. 15ps@200MHz 15ps@2 00MHz. 31.6ps@250MHz. RMS Jitter. 671fs@400MHz. 3.2ps@130MHz .2ps@130MHz 3. 8.69@100MHz. 4.44ps@200MHz. 5.25ps@250MHz. Locking Time. ≤9 cycles. 1130 cycles. 200 cycles (100MHz). <22 cycles. -. Power. 29mW@400MHz. 132 13 2mW@13 mW@130MHz. 15mW@100MHz. 15mW@320 15mW@320MHz MHz. 1.2mW@250MHz. Area(core) Are a(core). 0.77x0.84mm2. 0..88x0.51 0 88x0.515mm2. 0.327x0.116mm2. 0.07mm2. 0.046mm2. Operating range. -65-.
(79) -66-.
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