鎖定範圍

傳統的延遲鎖定迴路中，輸入訊號跟輸出訊號在追鎖的時候，會出現鎖定失 敗或是諧波鎖定的情況發生。因為電壓控制延遲線的控制電壓有一定的額定電 壓，因此當控制電壓降到最小值，電壓控制延遲線也產生最長的延遲時間，但是 有可能輸出迴授訊號(Vcdl-clk)依然領先輸入訊號(Ref-clk)，如圖 2.2(a)；而當 輸出迴授訊號依然落後輸入訊號，但是控制電壓已到達最大值，電壓控制延遲線 已產生最短的延遲時間，如圖2.2(b)。這兩種情形就會產生鎖定失敗，由此可知 電壓控制延遲線是有一定的範圍，造成可鎖定的範圍也有一定的限制。

Ref_Clk

DN UP

Vctrl Vcdl_Clk

MIN T_{ref_clk}

圖2.2 (a)最長延遲狀態

Ref_Clk

DN UP

Vctrl Vcdl_Clk

MAX Tref_clk

圖2.2 (b)最短延遲狀態

由上述說明可知，當輸出時脈Vcdl_Clk 第一個正緣進來時必須落在鎖定視窗 內，如圖 2.3 所示，讓參考時脈 Ref_clk 的第一個正緣可以跟輸出時脈做向位的 比較，若輸出時脈 Vcdl_clk 超出了鎖定視窗範圍，則會發生阻塞鎖定(Stuck Locking)跟諧波鎖定(Harmonic Locking)，這兩種狀況會在後面再做說明。

圖2.3 鎖定視窗

為了避免錯誤鎖定的情形發生，會令延遲鎖定迴路的鎖定時間拉長而且產生 的相位不正確，所以延遲鎖定迴路的鎖定條件必須滿足下列不等式:

(min) (max)

VCDL CLK VCDL

T  T  T

(min)

0.5 T

 T

 T

(max) 1.5

CLK VCDL CLK

T T  T _(2-3)

其中 TCLK 代表輸入訊號的週期，TVCDL 代表電壓控制延遲線的周期。根據方程 式(2-1)~(2-3)，我們可以歸納出延遲鎖定迴路可以正確鎖定的範圍:

(min), (max) (max), (min)

( _VCDL 2 / 3 _VCDL ) _CLK ( _VCDL 2 _VCDL

Max T T T Min T T ) (2-4)

根據此範圍(1/2T~3/2T)，如果在設計時遵守此原則基本上就不會發生鎖定錯誤或

是諧波鎖定的問題，但是如果電壓控制延遲線受到製程變異、供應電壓干擾、溫 度變化等影響，使得電路鎖定錯誤，因此在設計上需要特別去注意。

2.2.1.1 諧波鎖定(Harmonic Locking)

相位偵測器的功能是檢測初輸入參考頻率 Ref_Clk 與輸出時脈 Vcdl_Clk 的 相位差，但是不能檢測出輸出時脈Vcdl_Clk 是否延遲輸入參考時脈 Ref_Clk 一個 週期，因此輸出時脈 Vcdl_Clk 就有可能會超出鎖定視窗的範圍，當輸出時脈 Vcdl_Clk 的第一個正緣落於輸入參考時脈 Ref_Clk1.5 個週期之後，那麼就會出現 諧波鎖定錯誤，當延遲鎖定迴路只用來當同步時脈的用途時，此種錯誤雖然還是 可以鎖定，使用在多相位輸出時，卻是錯誤鎖定。

圖2.4 諧波鎖定

由圖 2.4 為 4 級電壓控制延遲線之諧波鎖定錯誤狀態途可知當輸出Vcdl_Clk 的第一個正緣落於輸入參考時脈Ref_Clk1.5 個週期之後，那麼此情況的相位偵測 器會偵測出UP 訊號使得鎖到輸入時脈訊號 Ref_Clk 的第三個正緣，那麼就不能 拿來當作多相位輸出的要求，延遲線的總延遲時間Tvcdl 必須等於輸入參考時脈

Ref_clk 的週期時間，如次一來，也就不能當作多重相位輸出的應用。

2.2.1.2 阻塞鎖定(Stuck Locking)

另一種錯誤鎖定的情況為阻塞鎖定，如圖 2.5，此狀況是發生在最小輸出時 脈延遲時間 Tvcdl 扔然小於輸入時脈週期的 0.5 倍，此時的相位偵測器會比較輸 入時脈Ref_Clk 與輸出時脈 Vcdl_Clk1 並輸出 UP 的訊號，即使輸出時脈 Vcdl_Clk 能往前追並鎖到正緣，但是輸出時脈 Vcdl_Clk 已經是最小的延遲，不可能有延 遲為 0 的狀態，所以延遲鎖定迴路就會阻塞在這狀態，而輸出時脈 Vcdl_Clk 與 輸入時脈Ref_Clk 也會保持一個常數。

Ref_Clk T

0.5T

1.5T

Vcdl_Clk

圖2.5 阻塞鎖定