測試模式 B

測試模式B 為設計來用於測試靜態參數，其信號流向如圖 4-15 所示。在此模式下，

內建的同步計數器會啟動，會和其控制電路配合來產生出數位的三角波信號，因此可藉 由輸入快速的計數時脈來產生出高速的三角波信號，則可測試出數位類比轉換器的 ENOB，亦可產生低速三角波信號來測試出 INL 與 DNL 等靜態參數。在類比數位轉換 器方面，則是透過輸出驅動電路來將信號傳至晶片外部，因此可輸入慢速的鋸齒波信號 來測試出 INL 與 DNL。因此，要能完成此種測試方式，則必須要有多工器來切換信號 走向，以及數位三角波信號產生器，即是計數器，以及驅動力佳的輸出緩衝電路，使信

號能傳送至晶片外。

圖4-15 測試模式 B

數位三角波產生器為由可上數或下數的計數器與其控制電路組成，其電路架構如圖 4-16 所示，圖 4-17 為控制電路，分別為全為 1 檢查電路與全為 0 檢查電路，在此為了 降低控制信號的傳遞時間，因此將所需的控制邏輯運算式轉換成pseudo NMOS 形式的 邏輯閘。

圖4-16 數位三角波產生器

圖4-17(a)全為 1 檢查電路 (b)全為 0 檢查電路

數位三角波產生器的運作方式為當計數器開始計算時，則控制電路會分別檢查其輸 出是否為全部為0 或是全為 1 的狀態出現，當輸出全部為邏輯 1 時，則此時控制信號中 的TRH會輸出邏輯0，而 TRL則會輸出邏輯1，此時，SR 閂鎖器（SR Latch）會寫入邏 輯0 的信號，因此會讓 Sel 信號由邏輯 0 轉為邏輯 1，所以計數器會由原本的上數模式 轉換為下數模式，在計數過程中，若非出現全為0 或全為 1 的信號之前，其控制電路的 輸出皆會是邏輯 0，因此會使 SR 閂鎖器鎖住前一個狀態，所以輸出會固定不變。當計 數器下數至全為邏輯 0 時，則控制信號中的 TRH會輸出邏輯 1，而 TRL會輸出邏輯 0，

所以會使SR 閂鎖器寫入邏輯 1 的信號，如此，Sel 信號會由邏輯 1 再轉為邏輯 0，使計 數器執行上數的模式，如此週而復始的切換上數與下數，則可得到所需要的數位三角 波，圖4-18 為一個 3 位元的數位三角波產生器運作時的控制時序圖。

由於同步計數器操作速度較快，所以在此使用一個可上數與下數的同步計數器來產 生所需之數位三角波，電路如圖4-19 所示。其可由改變 JK 正反器（JK Flip-Flop）的觸 發信號路徑來決定是要上數還是下數。但由圖 4-19 可看出，最後一個正反器的觸發信 號的傳遞延遲時間很長，其必須花費三個及閘的延遲時間才能驅動到最後一級的正反 器，因此較難產生高速的數位三角波，在此將驅動每個正反器的數位電路轉換成pseudo NMOS 形式的邏輯閘來實現，使之傳遞時僅需花費一個邏輯閘的延遲時間，則提升電路

的運算速度。

T1

VDD

M₁

M2

M₃

M₄

M₅ Q0

Sel Sel

Q0

圖4-20 第二級正反器之觸發電路

在第三級的正反器的觸發電路方面，其觸發信號的邏輯式為：

2 0 1 0 1

T =Sel Q Q⋅ ⋅ +Sel Q Q⋅ ⋅ (4.12)

由式4.12 可看出，必須當 Sel、Q0與Q1全部為邏輯1 或是邏輯 0，其輸出才會為邏 輯1，因此，可將會輸出邏輯 0 的條件列出，再予以化簡，則可設計出所需之第三級正 反器的觸發電路，如圖4-21 所示。

圖4-21 第三級正反器之觸發電路

最後，第四級正反器之觸發電路的觸發信號的邏輯式為：

3 0 1 2 0 1 2

T =Sel Q Q Q⋅ ⋅ ⋅ +Sel Q Q Q⋅ ⋅ ⋅ (4.13)

從式4.13 的控制邏輯式可得知，必須輸入信號全部為邏輯 0 或邏輯 1，才會輸出邏 輯1 的信號，因此，在此亦將會輸出邏輯 0 的條件列出，最後再化簡，圖 4-22 為第四 級正反器的觸發電路。

此外，在JK 正反器[69]方面，亦使用電晶體來實現整體電路，而不採用組合邏輯電 路，因此，其延遲時間較短，所以操作速度非常快，使之能運作在高速環境下，如圖4-23。

最後，將圖4-20、圖 4-21 與圖 4-22 的控制電路取代圖 4-19 中所有的邏輯閘，使之傳遞 時都只有一個邏輯閘的延遲時間，所以再配合高速的 JK 正反器，則可以達成高速操作 的目的。

圖4-22 第四級正反器之觸發電路

當切換至測試模式B 時，會將類比數位轉換器的輸出送至輸出驅動電路，使外部的 儀器能量測其靜態參數結果，在此所使用的輸出緩衝電路為汲極開路輸出驅動電路

（Open Drain Output Driver，OPD Output Driver）[28]，其僅對輸出信號作部份擺幅，因 此傳輸速度非常快，此外，亦考慮PAD、鎊線（Bonding Wire）與用於量測之印刷電路 板（Printed Circuit Board，PCB）三者所產生的雜散電容與電感，並將此雜散效應建立

動電路。

圖4-23 CMOS JK 正反器

圖4-24 汲極開路輸出驅動電路

第五章

模擬結果與佈局

5.1 簡介

本章節將會展示所提出之數位化放大器的模擬結果，並逐一的將模擬結果與手算分 析互相比較，以驗證推導的結果是否正確，使之達成理論與模擬相符的目標。此外，亦 模擬使用數位化放大器的類比數位轉換器與Current Steering 數位類比轉換器，並將各種 模擬結果展示出來，例如：時域波形、靜態參數模擬結果與動態參數模擬結果，其中模 擬時並將PAD、鎊線（Bonding Wire）與用於量測之印刷電路板（Printed Circuit Board，

PCB）三者所產生的雜散電容與電感納入考量，將其建立成一個雜散電路模型，掛載於 整體電路中，使之與晶片一同模擬，使模擬結果能更接近於實際製作出來的晶片。最後，

則模擬包含內建測試性電路之整體晶片，除了驗證選擇測試模式的功能是否正確，並檢 驗在測試模式A 與模式 B 時，類比數位轉換器與 Current Steering 數位類比轉換器功能